Packet Senden EMAC FIFO

[Christopher (Gast)]

Hallo @ all,

ich habe ein wahrscheinlich einfaches, aber für meine Arbeit ein sehr 
grundlegendes Problem.

Ich möchte gerne zwischen einem FPGA Board (Virtex 5, kein Evaluation 
Board) und einem PC Ethernet Packete verschicken. Dazu habe ich den EMAC 
in der Version 5 zum "Laufen" gebracht. Link zwischen beiden Geräten 
besteht.

Im Beispieldesign des EMAC gibt es das "address swap module". Dieses 
Modul vertauscht die, da aber der CRC nicht neu berechnet wird, wird das 
Packet verworfen. Deswegen hab ich im Modul die Eingänge direkt per 
assign mit den Ausgängen verbunden. Somit wird jedes Packet welches ich 
zum FPGA schicke "dupliziert". Die "doppelten" Packete sehe ich 
ebenfalls im Wireshark (snifft sämtlichen! Netzwerkverkehr mit). Soweit 
so gut.

Nun möchte ich eigene Packete versenden. Dazu habe ich ein Modul 
geschrieben (asic_reading) und per Modelsim simuliert, es in den FPGA 
eingebunden und per Chipscope debuggt. Für mich scheint alles in 
Ordnung. Leider sendet der FPGA die Packete nicht. Ich hab das dumpfe 
Gefühl, das die Packete falsch in die FIFO laufen. Sehe aber keinen 
Fehler.

Habe ich einen Fehler im Code oder verstehe ich die FIFO falsch? Laut 
meiner Auffassung wird das erste Byte mit SOF und das letzte Byte mit 
EOF gekennzeichnet. Über den kompletten Frame muss SRC_RDY und DST_RDY 
aktiv sein.

Vielleicht kann mir einer von euch helfen. Ich komme so nicht weiter. :(

Vielen Dank schonmal.
Frohe Feiertage.

Mit freundlichen Grüßen
Christopher

[C. E. (Firma: Student) (mrpink35)]

Kann mir keiner helfen :( ?