Korrekte Contraints bzgl Skew in SDC

[flint (Gast)]

Hallo,

ich arbeite zwar schon einige Zeit mit FPGAs aber anlässlich eines 
Problems in der Firma bin ich mal wieder draufgekommen, dass ich bei den 
Constraints noch deutliche Lücken habe.

Die konkrete Frage ist: Angenommen, es gibt ein paralleles Interface als 
Ausgang mit einer Takt- und zb 32 Datenleitungen. Wie muss ich nun die 
Constraints in eine SDC Datei eintragen um den Skew zwischen den 
Signalen zu minimieren.

Ich habe bis jetzt einige Lösungen gesehen, die set_max_delay und 
set_min_delay verwenden, aber das verstehe ich nicht, weil die Werte die 
ich gesehen habe sehr auseinander liegen (von 0 bis 10 ns, eine 
Einschränkung auf diesen Bereich ist für mich keine Skew Kontrolle). 
Anscheinend gibt es auch eine Altera-spezifische Erweiterung 
set_max_skew, das wäre vllt die Lösung aber ich hätte gerne was 
herstellerunabhängiges.

Vllt kann mich jemand hier erhellen, wie man das richtig macht.

lg
flint