ISA-Bus Timing Problem

[niedav (Gast)]

Hallo!

Ich habe per VHDL eine Schnittstelle zwischen Isa/Wishbone -Bus 
geschrieben.
Alle Zugriffsarten gehen wunderbar (16-Bit Read/Write, 8-Bit 
Read/Write).
Mein Problem ist, dass die CPU nach einen 16 Bit Zugriff gleich darauf 
einen 8 Bit zugriff startet auf eine ungerade! Addresse.

Ich weis dass das Problem am Signal memcs16 liegt, das ich zu spät erst 
ansteuere, ich aber keine andere möglichkeit finden, es der CPU früher 
mitzuteilen, dass ich einen 16-Bit ISA Bus ansteuern kann...

Das erste Signal das für mich auf einen Zugriff hindeutet ist SBHE, wenn 
ich memcs16 mit SBHE abtaste, wird der 8 Bit zugriff nach dem 16-Bit 
zugriff nicht ausgeführt. Dies ist aber nicht möglich, da bei einem 
8-Bit Zugriff auf eine gerade addresse dieses Signal von der CPU nicht 
angesteuert wird (SBHE bleibt high)

=> das frühest mögliche Signal ist also Bale, mit dem ich in meiner 
momentanen version memcs16 ansteuere, aber hier bekomme ich den 
ungewollten 8 Bit zugriff auf die ungerade addresse  :(

Wie muss ich MEMCS16 ansteuern?!?!?

Danke im Voraus für eure Antworten  :D

mfg

ps.: Im anhang findet ihr ein Isa Bus Timing

[Xenu (Gast)]

Drück Dich mal ein bisschen klarer aus.

Wer steuert wen an? Was genau hast Du implementiert? Zwischen welcher 
CPU und welchem Gerät? Was hängt am ISA-, was am Wishbone-Bus?