loop synthese problem

hallo，

meine Fehlermeldung ist: 
FATAL_ERROR:Xst:Portability/export/Port_Main.h:143:1.17 - This 
application has discovered an exceptional condition from which it cannot 
recover.  Process will terminate. For technical support on this issue, 
please open a WebCase with this project attached at 
http://www.xilinx.com/support.

Process "Synthesis" failed

SRA funktioniert gut. wenn ich z.B nur
    Xtemp(i) := y_in(i) sra iteration;
    Ytemp(i) := x_in(i) sra iteration;
schreib,Synthese klappt auch.

Danke!

hallo  Lothar,

Den ähnlichen Zwischenschritt hatte ich auch versucht, aber es ging auch 
nicht.

Aber danke dir sehr!

Ich benutze version 10.1, danke

1

ERROR:HDLCompiler:69 - "\xst_errors\synthese\array_test\../../rtl/array_test.vhd" Line 13: <my_array> is not declared.

2

ERROR:HDLCompiler:69 - "\xst_errors\synthese\array_test\../../rtl/array_test.vhd" Line 14: <my_array> is not declared.

3

ERROR:HDLCompiler:69 - "\xst_errors\synthese\array_test\../../rtl/array_test.vhd" Line 15: <my_array> is not declared.

4

ERROR:HDLCompiler:69 - "\xst_errors\synthese\array_test\../../rtl/array_test.vhd" Line 16: <my_array> is not declared.

Wie sieht denn die Definition von MY_ARRAY aus?

Duke

hallo,
Ich hab in meinen eigenen Library "LIB_TYP" eine Package:

 package  ARRAY_TYPE is
 type MY_ARRAY is array(natural range <>) of sfixed (3 downto -10);
 end  ARRAY_TYPE;

definiert.

Danke!

jojo schrieb:

1

 type MY_ARRAY is array(natural range <>) of sfixed (3 downto -10);

Mutig, mutig. Kannst Du mal bitte auf die von Dir verwendete Version der 
fixed-Bibliothek verweisen?!?

Duke

hallo duke,

library IEEE, ieee_proposed;
use IEEE.STD_LOGIC_1164.ALL;
use ieee_proposed.fixed_float_types.all;
use ieee_proposed.fixed_pkg.all;
use IEEE.NUMERIC_STD.ALL;
library LIB_TYP;
use LIB_TYP.ARRAY_TYPE.ALL;


Die Package fixed_float_types_c und fixed_pkg_c werden unter
 http://www.eda-stds.org/fphdl/  herunterladen, siehe  source code von 
xilinx 11.1.

jojo schrieb:
> library IEEE, ieee_proposed;
> use IEEE.STD_LOGIC_1164.ALL;
> use ieee_proposed.fixed_float_types.all;
> use ieee_proposed.fixed_pkg.all;
> use IEEE.NUMERIC_STD.ALL;
> library LIB_TYP;
> use LIB_TYP.ARRAY_TYPE.ALL;
Eieiei, das man Dir alles aus der Naes ziehem muß, nur um mal Code zu 
erhalten, der sich compilieren läßt ;-)

1

$ vcom ../rtl/array_test.vhd

2

Model Technology ModelSim PE vcom 10.0c Compiler 2011.07 Jul 21 2011

3

-- Loading package STANDARD

4

-- Loading package TEXTIO

5

-- Loading package std_logic_1164

6

-- Loading package NUMERIC_STD

7

-- Loading package fixed_float_types

8

-- Loading package fixed_pkg

9

-- Compiling package ARRAY_TYPE

10

-- Loading package ARRAY_TYPE

11

-- Compiling entity test

12

-- Compiling architecture Behavioral of test

Nächste Frage: Hast Du eine Testbench?

Ansonsten habe ich mal die Zuweisung von den Variablen zum Signal mit in 
den synchronen Teil reingenommen. Das sagt xst folgendes:

1

Elaborating entity <test> (architecture <Behavioral>) with generics from library <work>.

2

ERROR:HDLCompiler:410 - "../rtl/array_test.vhd" Line 51: Expression has 15 elements ; expected 14

Jetzt bist Du erstmal wieder dran.

Duke

Hallo Duke,

Danke dir. Und das Compile ist kein problem wenn mann
     Xtemp(i) := resize( x_in(i) + (y_in(i) sra iteration),3,-10);
     Ytemp(i) := resize( y_in(i) - (x_in(i) sra iteration),3,-10);
schreibt. Das problem ist，dass es  immer nicht synthesierbar ist.

Ich hab eine Testbench geschrieben,aber gib's auch noch fehler.

noch mal danke.

jojo schrieb:
> Ich hab eine Testbench geschrieben,aber gib's auch noch fehler.
Die muß erstmal laufen.

Und immer dran denken: Du willst Hardware bauen. Dein Testmodul hat 
schon 225 Ein-/Ausgänge. Kommen die Daten wirklich parallel? Und muß in 
jedem Takt ein Ergebnis entstehen?

Duke