Verständnisproblem FPGA I/O-Timing

[Dimi S. (ilovespeccy)]

Guten Tag!

Nach dem ich meinen SDRAM-Controller geändert habe gibt es
Timing-Probleme. Deswegen suche ich die Information über
Latenzen/Laufzeiten u.s.w. Im Altera's Cyclone II Datasheet
(seite 5-23) steht folgendes:

Cyclone II Clock Timing Parameters:
tCIN - Delay from clock pad to I/O input register
tCOUT - Delay from clock pad to I/O output register

Was ist damit gemeint?
Ich verstehe es so:

Bei tcout:
wenn einen Flip-Flop (welche einen Ausgang steuert) mit steigende
CLK-Flanke sein Zustand ändert, dann komt das Signal erst
nach tcout (2.5ns in meinem Fall) zum Pin.

Bei tcin:
das Signal am Eingang soll "tcin"ns lang (auch 2.5ns) vor steigende
CLK-Flanke anliegen, damit eingangs-Flip-Flop es richtig erkennt.

Stimmt das?

Viele Grüße

[Edi M. (Gast)]

Alterea kenne ich nicht so auswändig, aber das sollten die Werte sein, 
ja.

[Dimi S. (Gast)]

Problem war, das mein SDRAM-Controller im Burst-Mode manchmal
falsche Daten ins RAM geschrieben hat. Simulation ohne
Probleme gelaufen. Ich habe SDRAM-CLK um 3ns verzögert
(im Bezug zum SDRAM-Controller-CLK).

Jetzt sieht es viel besser aus!

MfG