100 Mhz 8 bit Zähler

>100Mhz...CMOS oder TTL

Die beiden Familien laufen da eigentlich schon nicht mehr. Fuer ECL 
gib't einen Zaehler, den  MC100EP016A

Ein kleines CPLD und gut. Die Xilinx 95XL laufen bis 100MHz. Gibts auch 
bei Reichelt.

Wenns auch zwei 4-Bit Zähler und Darisus sein dürfen: 74F161.
Ist bei 100MHz aber grenzwertig.

Synchron oder asynchron?
Soll heissen: wozu?

Du bist dir sicher, dass die Wahl des Zählers dein einziges Problem ist? 
Im Grenzbereich verfügbarer Bausteine wird das exakte Timing ziemlich 
knifflig und in diesem Frequenzbereich ist auch das Layout nicht 
trivial.

Zählen kannst du 8 Bits mit besagten zwei 74F161. Aber ob wohl die 
Gesamtschaltung in diese Frequenzregion kommt?

Früher ging der 74S196 bis locker 120MHz. Diese zu bekommen ist aber 
mittlerweilig schwierig.

Wenn es schneller sein soll, den ebenfalls nicht mehr gefertigten
Plessay SP8335 nehmen. Das ist ein BCD Zähler mit Nandgatter als Tor am
Eingang und Übertragsausgang bis 600MHz. Alle Stellen sind rausgeführt.

Damit habe ich vor Jahren mal einen schnellen Frequenzzähler gebaut, der 
bis zu 600MHz direkt, ohne Vorteiler zählen konnte.

Heute gibt es sowas ja kaum noch.


Ralph Berres

Ralph Berres schrieb:

> Heute gibt es sowas ja kaum noch.

Braucht ja auch kaum einer mehr. Abgesehen von ein paar Hobbyisten, die 
einen Logikanalysator oder Primitiv-DSO diskret aufbauen wollen. Die 
Fachwelt nimmt CPLDs oder FPGAs und integriert den Rest der Schaltung 
oder einen Teil davon vorzugsweise gleich mit rein.

Da fällt mir doch sofort der Beitrag "ST ausgenutzt und bis aufs Blut gequält - Wettbewerb" 
wieder ein...  ;-)

Ein Selbstbau DDS oder ein Arbitrary ? Dann waere ein FPGA die bessere 
Wahl. Da ist das RAM auch grad schon drin.

Da sollte es schon ein Synchroner Zähler sein, also die genannten 
74xx160..163 oder 74xx190..193, davon zwei Stück synchron 
zusammengeschaltet. Wie das geht steht im Datenblatt. Sonst schaltet das 
RAM beim Zählen zwischendurch auf irgendwelche Adressen um, da ein 
einfacher Ripple-counter seine Ausgänge nicht gleichzeitig umschaltet.
AC-MOS oder F sind die klassischen schnellen 5V-TTL-Familien, neuere für 
3,3V gibts auch noch.

Obi Plal schrieb:
> 8 bit R2R-Netzwerk bauen.
Hoppala...
Welche Widerstände willst du da nehmen? Die 5%igen vom Reichelt?
Welche Treiber sollen auf diese Widerstände gehen?
Welchen Bahnwiderstand mußt du da in deine Widerstandkette einrechnen?

Hallo zusammen,

bei den Projekt wird es durchaus Probleme geben, aber zerredet es doch 
nicht bitte gleich von Anfang an.

@TO:
Den 74ACT161 gibt es bei Kessler, der zählt syncron (und nur sowas 
kannst du gebrauchen) bis 125MHz. Reichelt hat nur den HC161, der geht 
nur bis knapp über 50Mhz.

Schau dir mal den Logikanalyzer Minilog hier im Forum an. Dort werden 
mehrere ACT161 miteinander verschaltet und funktionieren mit einem 
statischen RAM ähnlich deinem bis 80MHz.

Zu deinem R2R-Netzwerk: das würde ich keinesfalls direkt ans RAM hängen, 
sondern über einen Treiber mit Latch ansprechen. Vermutlich ist da ein 
HC373 einsetzbar, weil HC auch bei High-Pegeln noch ein wenig Strom 
liefern kann ohne dass die Spannung extrem einbricht. Oder du hängst 
dein R2R-Netzwerk nach +5V statt nach GND, die Low-Pegel aller 
TTL-Familien liegen ja recht nahe bei GND. Oder ich erzähl gerade 
Quatsch, weil ich R2R-Netzwerke nicht richtig verstanden habe ;-)

Das Latch entspannt evtl. auch noch dein Timing so weit, dass es mit 
TTL-Chips statt einem programmierbaren Baustein laufen könnte. Es kann 
ja gerne alles mit der gleichen Taktflanke laufen.
Takt steigt, Zähler zählt eins hoch und gleichzeitig wird das gerade vom 
RAM ausgegeben Byte im Latch gespeichert. Das Hauptproblem ist, dass der 
Zähler seine Ausgänge erst 1,5 bis 9,5ns nach dem Takt ändert und diese 
Zeit auch noch von Exemplarsteurungen und Temperatur abhängig ist.
Du musst also irgendwie dafür sorgen, dass die Ausgänge deines Zählers 
zeitlich mit der Ansteuerung des Latches zusammen passen.

Wenn du die Firmware soweit hast und das ganze mit 20 oder 50MHz funzt, 
dann kannst du auch an die 80MHz gehen.
Ein programmierbarer CPLD mit seinen recht klar definierten Laufzeiten 
hätte vermutlich Vorteile beim Sync Takt/Adresse/Latch, aber das kannst 
du vieleicht mal bei einem Re-Design angehen.

Ach ja: wäre nett, wenn du mal beschreibst was das Endziel werden soll. 
Dann finden sich vielleicht eher hifreiche Mitstreiter als wenn es um 
eine losgelöste Frage ohne Kontext geht (scheller Zähler bei Reichelt) 
und dann plötzlich weitere Punkte (R2R-Netzwerk) aufkommen.


mfg
Harri

Reinhard Kern schrieb:

> schreiben, da bist du gleich bei einem Mastertakt von 500 MHz oder so.

Das nun grad nicht, aber bei Verzögerungsgattern.

Reinhard Kern schrieb:

> Wolltest du damit sagen, dass es dadurch einfacher wird? So wie es
> aussieht, kann der TO nicht mal die Verzögerung eines Gatters messen.

Technisch wird es dadurch schon einfacher, bzw. überhaupt erst in 
Einzelteilen statt FPGA&Co sinnvoll realisierbar. Aber dass der TO sich 
hier jenseits seiner Fähigkeiten bewegen dürfte hatte ich auch schon 
angedeutet.

W.S. schrieb:
> Ein RAM mit weniger
> als 10 ns Zugriffszeit? Ja, gibt's, aber nicht auf der Bastler-Rampe.
Gibts an jeder Ecke für ein paar Cent fuffzich:
http://de.farnell.com/jsp/search/browse.jsp?N=204270+310002689&No=0&getResults=true&appliedparametrics=true&locale=de_DE&divisionLocale=de_DE&catalogId=&prevNValues=204270&mm=1000605||,&filtersHidden=false&appliedHidden=false&originalQueryURL=%2Fjsp%2Fsearch%2Fbrowse.jsp%3FN%3D204270%26No%3D0%26getResults%3Dtrue%26appliedparametrics%3Dtrue%26locale%3Dde_DE%26divisionLocale%3Dde_DE%26catalogId%3D%26prevNValues%3D204270
http://de.rs-online.com/web/c/?sra=oss&searchTerm=ram+10ns&x=0&y=0