Schaltplan von HDL Beschreibung

[Johann (Gast)]

Habe gleich noch eine (komische) Frage:

reg[4:0]a,b,c,d,e;
always@(a,b)
begin
 c <= a + 2;
 d <= c + b;
end
always@(posedge clk)
begin
 e <= c + d;
 a <= e + d;
end

Hierzu sollte man den Schaltplan zeichnen. Irgendwie macht das fuer mich 
keinen Sinn. Wenn man annimmt man hat Volladdierer zur Verfuegung ist 
der Teil kein Problem. Aber was mache ich beim unteren?
Habe versucht mir den Schaltplan in Xilinxs anzeigen zu lassen ... Der 
optimiert das meiste weg... Was mache ich falsch? Wie zeichne ich sowas 
(ohne die Tatsache, das es keinen Sinn macht)
Im Anhang mein Versuch

[Duke Scarring (Gast)]

Probier es mal so:

module plan(
    input [3:0] b,
    input clk,
    output [3:0] d,
    output [3:0] e
    );

reg[3:0]a,c,d,e;

always@(a,b)
begin
 c <= a + 2;
 d <= c + b;
end

always@(posedge clk)
begin
 e <= c + d;
 a <= e + d;
end

endmodule

Duke