Interface - Frage

[Roman (Gast)]

Hallo!

Ich benötige etwas Verständnishilfe bei einer Interface-Schaltung
für den 1Wire-Bus. Soweit ich das verstehe funktioniert diese
Schaltung als Pegelwandler von 2.7V auf 5V.
Im Anhang(Interface.zip) befindet sich eine LTSpice Simulation.

Fall 1: Master(Vctrl) geht von HIGH auf LOW

Das heißt, FET M1 leitet und an seinem Drain liegen nun 0V an.
Gleichzeitig wird FET M2 leitend und an seinem Drain liegen nun
ebenfalls 0V an. Der Ausgang des Inverters geht daher auf HIGH und
entlädt den Kondensator C1, der zuvor über den Widerstand R4 geladen 
wurde. Durch das Entladen wird der P-Kanal FET M3 sperren.
Am Ausgang erscheint ein LOW-Pegel.

Fall 2: Master geht von LOW auf HIGH

Das bedeutet FET M1 sperrt und an seinem Drain liegen die 5V
über dem Pullup R2 an. Gleichzeitig sperrt der FET M2 und an seinem
Drain liegen nun ebenfalls 5V über dem Pullup R3 an. Der Ausgang des
Inverters geht nun in Folge dessen auf 0V und der zuvor entladene
Kondensator C1 wird über dem R4 geladen. Dadurch sinkt die Spannung
am Gate des P-Kanal FET gegenüber Source und der FET wird leitend.
Am Ausgang erscheint nun ein HIGH-Pegel.

Was macht eigentlich der Inverter, C1 und der P-Kanal FET? Ist das
eine Art aktiver Pullup um das Signal zu verbessern bei
kapazitiven Lasten(viele Slaves, langes Kabel etc.)?
Woran erkenne ich die Verbesserung?

Was passiert wenn der Master seine Zeitabstände zwischen den
Flankenwechsel reduziert? Bleibt noch genug Zeit den Kondensator
zu laden/entladen?

Bitte um eure Hilfe...

lg,

Roman