range von component

Hallo,

weiß zufällig jemand ob das hier irgendwie machbar ist:

Ich habe eine Component test:

1

component test is 

2

 port (

3

  din : in  std_ulogic_vector(7 downto 0)

4

 );

5

end component;

Jetzt will ich für den Eingangsport ein Signal "test_din" anlegen ohne 
nochmal "(7 downto 0)" anzugeben, sondern nur noch "din'range". Ist das 
irgendwie möglich?

Danke!