Forum: FPGA, VHDL & Co. range von component


range von component
von Grey (Gast)

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Hallo,

weiß zufällig jemand ob das hier irgendwie machbar ist:

Ich habe eine Component test:

1
component test is 

2
 port (

3
  din : in  std_ulogic_vector(7 downto 0)

4
 );

5
end component;


Jetzt will ich für den Eingangsport ein Signal "test_din" anlegen ohne 
nochmal "(7 downto 0)" anzugeben, sondern nur noch "din'range". Ist das 
irgendwie möglich?

Danke!

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Re: range von component
von user (Gast)

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jap, definiere in einem extra package einen eigenen datentyp, dann 
sollte das möglich sein

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