|
Anzeige
|
Timing Constraints - asynchroner Fifo Xilinx ISE 13.4
Gast
#2562740
Auszug aus dem Timing Report:
Die Folgenden constraints gehen nicht: NET *rd_pntr_gc_<*> TIG; NET "*rd_pntr_gc_<*>" TIG; Fehlermeldung:
Hat sich in der ISE 13.4 was zum Schlechten verbessert? Hat noch jemand eine Idee? Ich sag schon mal Danke!
Gast
#2562768
Ich bin nicht 100% sicher, ob ich das komplett verstehe, weil ich den "*"-Konstrukt nicht verwende, ich meine aber, dass TIG noch ein zweites Signal benötigt. Dann sehe ich, dass rd_pntr_gc_0 gar kein vektor ist, wo der zweite Stern greifen könnte. Was es häufig gibt, ist ein mismatch zwischen UCF und Kommandogenerator in ISE. Die haben ein Grossschrift-Kleinschrift-Problem.
Gast
#2562839
Bei mir sehen die timing ignore Sachen auch etwas anders aus:
Duke Der braucht wahrscheinlich den richtigen Pfad der FIFO Instanz. So stehts ja auch im User Guide:
Gast
#2562928
Vor dem Update auf die neueste Version in Xilinx ISE 13.4 also xilinx.com:ip:fifo_generator:8.4 hat folgendes getan:
Ich glaub ich schmeiß den Mist wieder raus und hol mir das Backup der vom alten core. Hm, im Fifo User Guide der 8.3 steht das drin:
Offenbar ist da jetzt die interne Bezeichnung anders.
Gast
#2563026
Sieht's besser aus, wenn man ein Slash verwendet: NET "*\rd_pntr_gc_<*>" TIG; (ISE sucht glaube ich manchmal nicht "gut" genug).
Gast
#2563083
Tut leider auch nicht. Ich gehe langsam davon aus, dass der fifo generator 8.4 nen hau hat. Da geht ja nicht mal die Doku. :-(
Gast
#2563236
so kein Wunder Es gibt kein Netz mit rd_pntr_gc sondern nur rd_pntr_gc_xor.... Und wenn man das Xor netz über den timing constraints editor hinzufügt werden trotzdem fehlermeldungen geschmissen -> ISE: LMAA Ich gehe zurück auf den alten core und fertig Danke für die Anteilnahme
Angehängte Dateien:
Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
Anzeige
|
