Timing Constraints - asynchroner Fifo Xilinx ISE 13.4

[Hochpass (Gast)]

Auszug aus dem Timing Report:

Paths for end point channel_3/U_3/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/gsync_stage[1].wr_stg_inst/Q_0 (SLICE_X51Y69.BY), 1 path 
 -------------------------------------------------------------------------------- 
 Slack (setup path):     -0.802ns (requirement - (data path - clock path skew + uncertainty)) 
   Source:               channel_3/U_3/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/rd_pntr_gc_0 (FF) 
   Destination:          channel_3/U_3/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/gsync_stage[1].wr_stg_inst/Q_0 (FF) 
   Requirement:          1.250ns 
   Data Path Delay:      1.672ns (Levels of Logic = 0)(Component delays alone exceeds constraint) 
   Clock Path Skew:      -0.380ns (1.817 - 2.197) 
   Source Clock:         CLK_200_int rising at 5.000ns 
   Destination Clock:    CLKFX_int rising at 6.250ns 
   Clock Uncertainty:    0.000ns 
  
   Maximum Data Path: channel_3/U_3/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/rd_pntr_gc_0 to channel_3/U_3/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/gsync_stage[1].wr_stg_inst/Q_0 
     Location             Delay type         Delay(ns)  Physical Resource 
                                                        Logical Resource(s) 
     -------------------------------------------------  ------------------- 
     SLICE_X50Y68.YQ      Tcko                  0.676   channel_3/U_3/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/rd_q<0><1> 
                                                        channel_3/U_3/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/rd_pntr_gc_0 
     SLICE_X51Y69.BY      net (fanout=1)        0.682   channel_3/U_3/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/rd_q<0><0> 
     SLICE_X51Y69.CLK     Tdick                 0.314   channel_3/U_3/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/rd_q<1><1> 
                                                        channel_3/U_3/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/gsync_stage[1].wr_stg_inst/Q_0 
     -------------------------------------------------  ---------------------------

Die Folgenden constraints gehen nicht:
NET *rd_pntr_gc_<*> TIG;
NET "*rd_pntr_gc_<*>" TIG;
Fehlermeldung:

ERROR:ConstraintSystem:58 - Constraint <NET *rd_pntr_gc_<*> TIG;>
   [ucf/tasd_top.ucf(318)]: NET "*rd_pntr_gc_<*>" does not match any design
   objects.

Hat sich in der ISE 13.4 was zum Schlechten verbessert? Hat noch jemand 
eine Idee?

Ich sag schon mal Danke!

[Martin K. (Gast)]

Ich bin nicht 100% sicher, ob ich das komplett verstehe, weil ich den 
"*"-Konstrukt nicht verwende, ich meine aber, dass TIG noch ein zweites 
Signal benötigt.

Dann sehe ich, dass rd_pntr_gc_0 gar kein vektor ist, wo der zweite 
Stern greifen könnte.

Was es häufig gibt, ist ein mismatch zwischen UCF und Kommandogenerator 
in ISE. Die haben ein Grossschrift-Kleinschrift-Problem.

[Duke Scarring (Gast)]

Bei mir sehen die timing ignore Sachen auch etwas anders aus:

NET "clk_driver_b.dcm_sp_i0_clkfx" TNM_NET = "clkfx";
NET "clk_driver_b.dcm_sp_i0_clkdv" TNM_NET = "clkdv";
TIMESPEC "TS_clkfx_clkdv" = FROM "clkfx" to "clkdv" TIG;

Duke

[Christian R. (supachris)]

Der braucht wahrscheinlich den richtigen Pfad der FIFO Instanz. So 
stehts ja auch im User Guide:

NET fifoinstance/grf.rf/gcx.clkx/wr_pntr_gc<0> TIG;
NET fifoinstance/grf.rf/gcx.clkx/wr_pntr_gc<1> TIG;
...
NET fifoinstance/grf.rf/gcx.clkx/wr_pntr_gc<9> TIG;
NET fifoinstance/grf.rf/gcx.clkx/rd_pntr_gc<0> TIG;
NET fifoinstance/grf.rf/gcx.clkx/rd_pntr_gc<1> TIG;
...
NET fifoinstance/grf.rf/gcx.clkx/rd_pntr_gc<9> TIG;

[Hochpass (Gast)]

Vor dem Update auf die neueste Version in Xilinx ISE 13.4 also 
xilinx.com:ip:fifo_generator:8.4
hat folgendes getan:

NET "*/grf.rf/gcx.clkx/wr_pntr_gc<*>" TIG;
NET "*/grf.rf/gcx.clkx/rd_pntr_gc<*>" TIG;

Ich glaub ich schmeiß den Mist wieder raus und hol mir das Backup der 
vom alten core.

[Christian R. (supachris)]

Hm, im Fifo User Guide der 8.3 steht das drin:

NET <fifo_instance>/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/wr_pntr_gc<0> TIG;

NET <fifo_instance>/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gcx.clkx/rd_pntr_gc<0> TIG;

Offenbar ist da jetzt die interne Bezeichnung anders.

[Sigi (Gast)]

Sieht's besser aus, wenn man ein Slash verwendet:

NET "*\rd_pntr_gc_<*>" TIG;

(ISE sucht glaube ich manchmal nicht "gut" genug).

[Hochpass (Gast)]

Tut leider auch nicht. Ich gehe langsam davon aus, dass der fifo 
generator 8.4 nen hau hat.

Da geht ja nicht mal die Doku. :-(

[Hochpass (Gast)]

so kein Wunder

Es gibt kein Netz mit rd_pntr_gc sondern nur rd_pntr_gc_xor....

Und wenn man das Xor netz über den timing constraints editor hinzufügt 
werden trotzdem fehlermeldungen geschmissen

-> ISE: LMAA

Ich gehe zurück auf den alten core und fertig

Danke für die Anteilnahme