multiplikation mit unterschiedlichen signalbreiten

Hallo Zusammen,

muss man bei einer multiplikation in VHDL darauf achten dass die beiden 
Faktoren die gleiche "Bit-Breite" haben? :

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

...

architecture test of blaentity is
...
 signal A : unsigend(5 downto 0);
 signal B : unsigend(15 downto 0);
 signal C : unsigned(21 downto 0);
...

begin

..

Y <= A * B;     -- ist das korrekt?
--Y <= ("0000000000" & A) * B;     -- oder ist das korrekt?

..

end test;