250MSPS DAC Terminierung

Hallo, wir haben eine Platine für einen DAC mit 250MSPS (AD9747) welcher 
im DDR (SINGLE-PORT MODE TIMING) Betrieb betrieben wird. Dieser ist mit 
einem FPGA verbunden. Auf der Platine wurden die Terminiserungen nicht 
aufgelötet und im Schematic sind leider keine Werte. Wer die Platine 
entworfen hat kann mir hier auch keiner sagen^^ Spite nicht ;)

Jetzt wollte ich diese selbst ausrechnen. Im Artikel
http://www.mikrocontroller.net/articles/Wellenwiderstand#AC-Terminierung
 Habe ich gelesen, dass R * C >= 1000 Tclk sein soll.
Tclk währe ja 250MHz. Bber auf den Datenleitungen sollten ja wegen DDR 
im worst case T=500Mhz anliegen?

Dann müsste ich ja R*C auf 500 GHz dimensionieren, das ercheint mir ein 
Bisschen sehr viel.

Wenn ich T= 2e-12 s annehme und R= 50, erhalte ich C= 4e-14. Da hat ja 
die Luft schon mehr Kapazität.

Bei C= 1n erhalte ich 0.002 Ohm. Genau der selbe misst. Da hat die 
Lötstelle vermutlich mehr.

Bei 1p würde ich 2 Ohm nutzen. Das erscheint mir als einziges 
realistisch.

Oder ist generell was faul an der Sache?

Grüße...