CPLD Constraints - was mache ich falsch?

Blubb Gast #201665
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Ich programmiere ein CPLD, wobei mehrere 8- bzw. 10-bittige Busse am
CPLD hängen. Um das Layout der Platine einfach und übersichtlich zu
halten, würde ich natürlich die Pins eines Busses der Wertigkeit nach
geordnet nebeneinander anordnen. Nur leider geht das nicht. Ich erhalte
dann beim Fitting Fehlermeldungen (GLB exceeds maximum I/Os etc.).

Also ist es nicht möglich die Pins am CPLD frei zuzuordnen? Wenn ich
vorab keine Zuordnung mache, verteilt der Fitter die Pins eines Busses
über den ganzen Baustein. Das ist natürlich unsinnig.

Ach ja, es handelt sich um ein Lattice CPLD.
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tobias hofer Gast #201666
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es wäre noch gut zu wissen welchen cpld der firma lattice
du verwendest. z.b hat ein im4a2-128 (den kenne ich gerdade) z.b pins
die nur als clock eingänge genutzt werden können.
du könntest mal die fehler meldung die der fitter dir gibt hier
posten.

gruss tobias
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Blubb Gast #201667
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Ich verwende ein CPLD der ispMACH 4000 Serie. Dass es dedizierte Pins
für Clocks oder OE gibt weiss ich. Aber anscheinend ist ein beliebiges
Platzieren der Pins nicht möglich.

Fehlermeldung:

Project '...' failed during repartitioning!
Done: failed with exit code: 0002.
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tobias hofer Gast #201668
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bei deinem ersten post hast du aber eine andere fehlermeldung
angegeben?

mit was für einem tool arbeitest du? isp lever? welches synthesetool
benutzt du? synplifie? mentor? es kann sein das dein synthese tool
nicht alle verbindungen von den io's zu den makrozellen hinkriegt. das
ist immer so ne sache bei den cpld's. wenn du aber die möglichkeit hast
ein anderes synthesetool zu verwenden versuche es mal damit. zusätzlich
gibt es im isplever verschiedene optionen bei denen du einstellen
kannst ob du ein timing oder package optimiertes design möchtest.
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Blubb Gast #201669
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Ja, ich habe beide Fehlermeldungen erhalten, konnte erstere leider nicht
reproduzieren.

Ich verwende isplever starter (aktuelle version) und synplify.

wo kann man im isplever die optimierung einstellen?
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