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Forum: FPGA, VHDL & Co. CPLD Xilinx Devel. Board


Autor: Martin Z. (Gast)
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Hallo,

ich habe ein Devel. Board für Xilinx-CPLDs und bin dabei mich in die
Software ISE WEbPack einzuarbeiten. (Tutorial von Xilinx) Benutze dabei
ein simples Schematic-Desing ( nur ein Addierer).
Mein Problem ist, dass bei mir die Software kein "Map" anzeigt, ich
das Design also nicht mappen kann.
Das Schlimmere aber ist, dass ich zwar zwar die Software auffordern
kann das .bit-File zu erzeugen, sie auch keinen Fehler sagt, aber keine
.bit-Datei rauskommt.
Kann mir jemand helfen?

Danke, Martin

Autor: OTobias (Gast)
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Einfach mal alle Dateien suchen mit der Endung *.bit vielleicht hast du
ja was übersehen.

Autor: Jörn (Gast)
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bei CPLD spricht man vom Fitten und nicht vom Mappen.

Gruß Jörn

Autor: Martin Z. (Gast)
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Danke für die Antwort, aber ich habe schon alles durchsucht.
Ab und zu erscheinen "?" oder "!", was haben die zu bedeuten?
Kann man irgendwelche wichtigen Einstellungen oder Schritte vergessen?

Danke,

Martin

Autor: Jörn (Gast)
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Suche mal nach einem *.jed File. Bei einem CPLD hab ich ja keinen
Bitstream, der vom PROM ins FPGA geschoben wird.

Gruß Jörn

Autor: Peter Dannegger (peda)
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"?" oder "!" müssen beseitigt werden (Fehlermeldung im Output-Window
oder Log-File ansehen).

Nur wenn überall Häkchen sind, wird auch ein Jedec erzeugt.


Peter

Autor: Martin Z. (Gast)
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Hallo,

ein Jedec-File wird erzeugt. Was muss ich dann machen?
Es gibt da nur "Generate SVF/XSVF/STAPL File". IMPACT will dann aber
nach "Add Device..." eine .bit/.rbt/.mcs/.exo Datei und keine
.jed-Datei. Was mache ich falsch? Ich habe ein CPLD-Device im Project
angegeben!

Danke,

Martin

Autor: Hannes Hering (Gast)
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Hi!

Ich hab mir auch mal das Xilinx WebPack installiert und probier damit
bissel tum. Das mit dem "fitten" funktioniert hier so:

Man fügt eine neue Source-Datei ein vom Typ "Implementation
Constraints File". Wenn man diese Datei dann im Projektfenster
anwählt, steht im "Processes for Source"-Fenster die Option "Assign
Package Pins" zur Verfügung, mit der man die Pins des Designs mit dem
Package Verbinden kann. Funktioniert zumindest bei mir mit XC9500
CPLDs! ;)

MFG

Hannes

Autor: Martin Z. (Gast)
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Hallo,

habs jetzt irgendwie hinbekommen. Weiß nicht genau woran es lag,
habe aber im "Configure Device" Properties die Jedec-Datei
angegeben.

Fragen bezüglich VHDL kann ich wahrscheinlich ziemlich gut beantworten,
falls ihr mal so eine Frage habt.

Danke.

Martin

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