IBUF und OBUF bei Xilinx CPLD

Sind denn nicht die IBUF und OBUF für FPGA's gedacht ?

Ich weiss auch nicht, wozu die da sind. Habe bis jetzt immer die Pins
direkt angeschlossen. Das würde mich allerdings auch interessieren.

Mattias

Evtl. sind damit die IO-Typen (entity) "buffer" und "inout" von VHDL
gemeint??

Das habe ich unter language template gefunden. Also spezielle Input
Output templates für Virtex Architecture.


-Special Virtex input buffers
--Replace the XXX with the appropriate I/O standard
--See XAPP 133 for more details



-- INPUT_PORT : in STD_LOGIC;

--**Insert the following between the
--  'architecture' and 'begin' keywords**

signal INT_SIG:  std_logic;
component IBUF_XXX
      port (I: in std_logic; O: out std_logic);
end component;

--**Insert the following after the 'begin' keyword**

U1: IBUF_XXX port map (I => INPUT_PORT, O => INT_SIG);