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Forum: FPGA, VHDL & Co. überprüfen Sie meinen VERILOG Code - S2E


Autor: JesseB (Gast)
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verzeihen Sie meinem schlechten Deutschen. Ich habe ein Digilent
Spartan2E (XC2S200E) (D2SB), developement Brett. Erstes Mal writting
verilog Code. Ich möchte GCLK Signal nehmen und es auf globalen System
Bus setzen, also kann ich das Signal Expansion A1 Schlitz entfernen.
Arbeitet dieser Code?

module toggle(CLK,DATAOUT);
    input CLK;
    output DATAOUT;
    reg DATAOUT;

always @(posedge CLK)
  DATAOUT = CLK;

endmodule


---UCF ---

#PACE: Start of PACE I/O Pin Assignments
NET "CLK"  LOC = "P182"  ;
NET "DATAOUT"  LOC = "P98"  ;

DATAOUT geht auf System Buslinie DB4 (Informationsbit 4)

Autor: JesseB (Gast)
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Ich möchte GCLK Signal nehmen und es auf globalen System Bus setzen,
also kann ich ihn auf dem Expansion A1 Schlitz sehen.

Autor: Martin (Gast)
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can you explain yout problem better in english? please be more precise.


Martin

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