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Forum: FPGA, VHDL & Co. Übersetzung ABEL-VHDL


Autor: michi (Gast)
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Hallo miteinander,
bitte wiedermal um Hilfe!

Wie übersetzt man folgendes, von ABEL-> VHDL?
Das in der geschwungenen Klammer ist klar
{
vt6..vt0 NODE istype 'REG';
teiler[vt6..vt0];

teiler.clk=takt;
teiler:=teiler+1;
}

Jetzt brauche ich aber, aus dem vorteiler ein Bit, beispielsweise vt3
für einen anderen Takt.
ítakt:=vt3;

Da ich in VHDL nur  mit einem Std_logic_vector(6 downto 0) arbeiten
kann, weiß nicht wie man sich da ein Bit herausholt!

Wie kitzle ich ein Bit, aus diesem Vorteiler, der in VHDL als
Standardlogikvektor definiert ist??

Danke, michi:-)

Autor: DerInder (Gast)
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Hallo,
probier mal:

ítakt <= vt(3);

Gruß
-=jens=-

Autor: michi (Gast)
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Danke Jens,
es arbeitet, da kann ich mir jetzt sogar nach Abel-Schema einen Teiler
bauen!

Danke, michi:-)

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