Hochfrequente Taktleitungen auf PCB realisieren

JBB Gast #2789015
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Ich muss einige externe Chips mit einem FPGA über vergleichsweise hoch 
Frequenzen betreiben und habe keine differntiellen Taktleitungen auf 
PCB.

Im Testdesign mit Prototyp habe ich bei 66% der Frequenz schon 
Timingprobleme, von denen ich noch nicht genau weiss, woher sie kommen.

Wie sollte man das günstig realisieren?

Sollte ich guard lines legen?

Müsste man terminieren?

Momentan treibe ich einen interfaceChip mit 66 MHz Parallelbus über eine 
simple Leitung, also weder 50Ohm, noch ausdrücklich gemachet. Wobei: Die 
Leitungslängen sind laut PCB-Layout ziemlich gleich. Die Taktleitung ist 
zwar nichts die Längste, es wird aber center aligend gefahren, was auch 
ungefähr passt.

Ich habe allerdings ziemlich viel dynamischen Jitter drin, was ich auf 
die Leitungsführung (interaktion mit anderen Signalen auf dem PCB) 
zurückführe und würde die Leitung gerne abschliessen.

Sollte man das seriell terminieren wie beim OSC oder lieber parallel?
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Duke Scarring Gast #2789048
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JBB schrieb:
> Im Testdesign mit Prototyp habe ich bei 66% der Frequenz schon
> Timingprobleme, von denen ich noch nicht genau weiss, woher sie kommen.
66% von wieviel?
Wie äußern sich Deine Timingprobleme?

JBB schrieb:
> interfaceChip mit 66 MHz Parallelbus
Wie viele Datenbits? Sind Steuerleitungen dabei?
Kannst Du den interfaceChip genau benennen?

JBB schrieb:
> Ich habe allerdings ziemlich viel dynamischen Jitter drin
Wie ermittelst Du Deinen 'dynamischen Jitter'?

JBB schrieb:
> Sollte man das seriell terminieren wie beim OSC oder lieber parallel?
1. Dein System genauer beschreiben
2. Dein genaues Problem beschreiben
3. nach möglichen Lösungen suchen
4. Lösung umsetzten
5. nicht mit 4. anfangen

Duke
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JBB Gast #2789158
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Gratulation, ein echter "Duke"

ok, dann etwas genauer:

Duke Scarring schrieb:

>66% von wieviel?
Weiss ich noch nicht genau. Ich darf bis an die 1/(tmax=6,5ns) -> 150 
MHz. Momentan fahre ich mit 100MHz.

> Wie äußern sich Deine Timingprobleme?
es timed nix

> Wie viele Datenbits?
16 + einige Steuerleitungen

>Wie ermittelst Du Deinen 'dynamischen Jitter'?
optisch, durch gucken aufs Oszilloskop
Angehängte Dateien:
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Falk B. #2789178
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@  JBB (Gast)

>Ich muss einige externe Chips mit einem FPGA über vergleichsweise hoch
>Frequenzen betreiben und habe keine differntiellen Taktleitungen auf
>PCB.

Naja, auch single ended kann man recht gut sowas machen.

>Wie sollte man das günstig realisieren?

Richtig. Solide layouten, Wellenwiderstand beachten, durchgängige 
Massefläche.

>Sollte ich guard lines legen?

Ein bisschen Abstand der kritischen Signale (Takt) reicht meistens. Wenn 
es zu eng wird, halt guard lines ziehen.

>Müsste man terminieren?

Sicher.

>Ich habe allerdings ziemlich viel dynamischen Jitter drin,

Jitter ist immer dynamisch, statisch nennt man das Phasenversatz.

> was ich auf
>die Leitungsführung (interaktion mit anderen Signalen auf dem PCB)
>zurückführe und würde die Leitung gerne abschliessen.

Dann tu das.

>Sollte man das seriell terminieren wie beim OSC oder lieber parallel?

Kommt auf die Leitung an. Seriell geht nur bei Punkt zu Punkt 
Verbindungen. Siehe Artikel Wellenwiderstand.
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Lothar M. Moderator (Firma: Titel) Persönliche Seite #2818330
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Wenn das Oszi-Bild von den 100MHz ist, dann sieht das erst mal gar nicht 
vollkommen schlecht aus: extrem steile Flanken sind da zu erkennen. Aber 
auch sehr starke Einkopplungen oder Groundbouncing.
Wie sieht die Entkopplung aus?
Was hast du für ein Signal, wenn (z.B. mit einem Testdesign) das FPGA 
nur den Takt ausgibt und sonst nichts tut, also die SSO Anzahl (simultan 
schaltende Outputs) klein gehalten ist?
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Michael Gast #2818734
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JBB schrieb:
>> Wie äußern sich Deine Timingprobleme?
> es timed nix
das ist natürlich seeeeehr erschöpfend beschrieben.

Lothar Miller schrieb:
> Groundbouncing.
Ich glaube auch, dass das was bounced!

Vor allem scheinen mir da auch mehrere Signale ineinander zu laufen, 
oder werden doppelt dargstellt!

Wenn das 100MHz sein sollen, wie angegeben, scheint mir da nch ein 
400MHz Sinus drauf zu liegen. Gibt es einen Takt in dem design mit der 
Frequenz?
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