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Forum: FPGA, VHDL & Co. vorteiler


Autor: Doro (Gast)
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hi.

hab ein problem:

aus 1MHz-Takt soll ein 4 KHz-Takt erzeugt werden

es soll ein bestimmtes teilverhältnis erreicht werden - WIE ERRECHNE
ICH DIESES?

wie könnte so ein vorteiler aussehen?

hoffe auf hilfe :-)

doro

Autor: toddoy (Gast)
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Ist die Frage ernst gemeint ?

Autor: Hannes Hering (Gast)
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Also sofern die Frage wirklich ernst gemeint ist ...

Dein Teilerfaktor X berechnet sich zu

     1 000 000 Hz
X = -------------- = 250
       4 000 Hz

D. h. du musst das 1 MHz durch 250 Teilen. Wie du das hinbekommst,
weisst du hoffentlich selber! ;)

MFG

Hannes

Autor: Doro (Gast)
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ok, ich geb's zu. die frage war zu heftig ;-) (musste gerade selber
über  meine dummheit staunen - hab zu kompliziert gedacht)

ich habe hier im forum einen ähnlichen beitrag gesehen
(http://www.mikrocontroller.net/forum/read-9-143598.html), doch nicht
ganz verstanden, wie ein vorteiler in vhdl aussehen soll (bzw. kann
nicht auf mein beispiel umprojezieren)

h.i.l.f.e.

Autor: toddoy (Gast)
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Du musst ein internes signal hochzählen, wenn diese die 250 erreicht
hat
wieder zurücksetzen. Ein anderes Signal, welches als Puffer fungiert
bei übereinstimmung dieser Bedingung ( signal = 250 ) invertieren.
Dieses Puffer- signal weist du deinem gewünschten Ausgangssignal zu.

Den Rest wirst du schon selber machen müssen.

Autor: Doro (Gast)
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danke.

hab also richtig gemacht :-)

cooooolllll ;-)

Autor: toddoy (Gast)
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Sorry Habe einen Fehler in der Beschreibung :
Signal nur bis 125 hochzählen und dann invertieren, bei 250  hast du
einen Teilerfaktor von 1/500

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