Phasenschiebung mit Altera MAX7000S

Simu Gast #202358
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Hallo

Bin noch ein Anfänger was CPLD's betrifft. Jetzt habe ich einmal eine
grundsätzliche Frage. Ist es möglich mit einem Altera MAX7000 eine
Phasenschiebung durchzuführen? Und wenn ja wie? Das Problem ist, dass
ich eine Frequenzverdopplung realisieren möchte da ich keinen externen
Clock habe mit dem ich ein Signal abtasten kann.
Grundsätzlich geht es darum ein Signal mit einer State Machine
auszuwerten und auf jede Flanke (positiv und negativ) den Status zu
überprüfen (bzw. zu ändern).
Bei den FPGA's der Stratix Familie gibt es eingebaut irgendwelche
PLL's soweit ich gesehen habe. Bei den Max7000 jedoch nicht.

Hoffe dass mir jemand weiterhelfen kann. Danke im voraus. Gruss
Simu
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toddoy Gast #202359
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Ich denke das ist nicht möglich, weil der VHDL Code den du schreibst vom
Compiler optimiert wird, deshalb kanns du in VHDL einfach keine Gatter,
als Laufzeitverschiebung benutzen. Eventuell ist es möglich, dass du
den Takt wieder nach außen führst, dort 2 NAND Gatter als Verzögerung
einbaust, und dann wieder das Signal in den CPLD einführst.
Schaltzeiten sind in den Datenblättern mit angegeben. Durch Auswahl der
TTL Familien, und des von dir gewünschten Taktes ist es vielleicht
möglich. Selber habe ich aber das noch nie gemacht.

G. Tobi
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Simu Gast #202360
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Danke erst mal für die Antwort. Habe mir auch eine solche Lösung
überlegt. Jedoch habe ich jetzt trotzdem einen schnellen Clock
hinzugebaut. Das Signal wird jetzt mit diesem Clock abgetastet.

Gruss
Simu
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