Bidirektionale SRAMDATA

[Keller T. (fabito)]

Hallo zusammen,

Für mein SRAM Controller habe ich folgende Lattice Module benutzt um 
bidirektionale sramdata zu entwerfen:

`resetall
`timescale 1 ns / 1 ps

`celldefine

module BB (I, T, O, B);
  input  I, T;
  output O;
  inout  B;

  supply1 TSALL;

//  tri1 TSALL = TSALL_INST.TSALLNET;

  not INST0 (TN, T);
  and INST1 (ENH, TN, TSALL);

  buf INST10 (O, B);
  bufif1 INST14 (B, I, ENH);


endmodule

Im Testbench folgende

genvar i;
   wire [SRAM_ADDR_WIDTH-1:0] sram_data_in;
  reg [SRAM_ADDR_WIDTH-1:0] sram_data_out;
    generate
      for (i=0; i< SRAM_DATA_WIDTH; i=i+1)
        begin: u1
        BB bidi_cell
          (.I(sram_data_out[i]),
           .T(sram_wen),
           .O(sram_data_in[i]),
           .B(sram_data[i])
          );
        end
    endgenerate

Wo sind TN, T, ENH, TSALL  zu finden? Weil ich das Gefühl habe dass nur 
eine Richtung funktionsfähig ist.

Simulation Output
# Info: VCP2876 BB.v : (39, 1): Implicit net declaration, symbol TN has 
not been declared in module BB.
# Info: VCP2876 BB.v : (40, 1): Implicit net declaration, symbol ENH has 
not been declared in module BB.

[Ale (Gast)]

Ich würde http://www.asic-world.com/verilog/veritut.html herzlich 
empfelen !