Gast
#202405
Hallo zusammen schreib grad Diplomarbeit über VHDL, wollte das träge / nichtträge Modell erläutern, schön und gut .... aber folgender Code bringt mir Fehler LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE WORK.ALL; ENTITY traege_nichttraege IS PORT ( zustand : IN std_logic; aus_1,aus_2 ,aus_3 ,aus_4 ,aus_5 : OUT std_logic ); END traege_nichttraege; ARCHITECTURE verhalten OF traege_nichttraege IS SIGNAL a1,a2,a3,a4,a5 : std_ulogic; BEGIN a1 <= NOT zustand; a2 <= NOT zustand AFTER 10 ns; -- aus_3 <= NOT zustand AFTER 10 ns; a3 <= reject 10ns INERTIAL NOT zustand AFTER 10 ns; a4 <= TRANSPORT NOT zustand AFTER 10 ns; -- aus_5 <= NOT zustand AFTER 10 ns; a5 <= REJECT 10ns INERTIAL NOT zustand AFTER 10 ns; END ARCHITECTURE ; Fehlermeldung : Compiling entity traege_nichttraege Compiling architecture verhalten of entity traege_nichttraege C:\MultiHDL_VHDL\Examples\Module\TRAEGE.VHD(18): Error C0049 : Syntax error Not expecting [reject] skipping input up to [INTEGER NUMBER]. C:\MultiHDL_VHDL\Examples\Module\TRAEGE.VHD(18): Error C0050 : Type mismatch Not expecting [;] skipping input up to [NAME]. C:\MultiHDL_VHDL\Examples\Module\TRAEGE.VHD(21): Error C0049 : Syntax error Not expecting [reject] skipping input up to [INTEGER NUMBER]. C:\MultiHDL_VHDL\Examples\Module\TRAEGE.VHD(21): Error C0050 : Type mismatch Not expecting [;] skipping input up to [end]. 4 error(s) There were errors during compilation. Kann mir jemand sagen warum ? Muss ich noch was einbinden ??? Ist doch VHDL'93 .... das Ganze läuft unter dem VHDL Tool von Multisim 7 ... Danke, schnelle Antwort wäre super ! Stephan