Hallo ich möchte ein PWM-Signal messen und das Verhältnis (duty cycle/periode time) ausgeben. Da zur Verhälnisbildung eine Division nötig ist wollte ich fragen ob man diese auch in einem CPLD realisieren kann oder ob dazu ein FPGA besser geeignet ist. Danke für Eure Hilfe.
hi Stefan, die Division kannst du nicht vermeiden ? Sowas ist immer aufwendig egal ob FPGA und beim CPLD sowieso. Am besten wäre es wenn du zwei simple Counter benutzt. Der erste Counter zählt die erste Halbwelle und der zweite Counter die zweite Halbwelle. Beide Counter addiert ergeben die Taktzyklen der gesammten Periode der PWM, der Rest dürfte wohl klar sein. Dividieren tuest du dann im Zielsystem. Gruß Hagen
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