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Forum: FPGA, VHDL & Co. Testbench und Modelsim, Problem...


Autor: hmann (Gast)
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Hi!

Ich verwende XILINX ISE und ModelSim und habe eine Testbench für mein
Design geschrieben.
Ich bin mir sicher das es ein doofer Anfängerfehler ist, aber ich habe
auch bei google nichts gefunden...
Ich habe folgendes Problem mit meiner Testbench:
Bei allen als BIT deklarierten Ports meldet Modelsim folgende
Fehlermeldung:


# ** Failure: (vsim-3807) Types do not match between component and
entity for port clk
#    Time: 0 ps  Iteration: 0  Instance: /tb_vhd/uut File:
main_architecture_timesim.vhd
# ** Failure: (vsim-3807) Types do not match between component and
entity for port reset
#    Time: 0 ps  Iteration: 0  Instance: /tb_vhd/uut File:
main_architecture_timesim.vhd
# ** Failure: (vsim-3807) Types do not match between component and
entity for port txe
#    Time: 0 ps  Iteration: 0  Instance: /tb_vhd/uut File:
main_architecture_timesim.vhd
# ** Failure: (vsim-3807) Types do not match between component and
entity for port rxf
#    Time: 0 ps  Iteration: 0  Instance: /tb_vhd/uut File:
main_architecture_timesim.vhd
# ** Failure: (vsim-3807) Types do not match between component and
entity for port rd
#    Time: 0 ps  Iteration: 0  Instance: /tb_vhd/uut File:
main_architecture_timesim.vhd
# ** Failure: (vsim-3807) Types do not match between component and
entity for port wr
#    Time: 0 ps  Iteration: 0  Instance: /tb_vhd/uut File:
main_architecture_timesim.vhd


die Entity ist folgende:


entity main_architecture is
  generic  (
          CLK_WAITS: integer range 0 to 1023 := 130;
          RESET_ACTIVE: bit := '0'
        );

  port    (
          CLK, RESET: in bit;
          --Eingangssignale für FTDI_COM Prozess
          FTDI_DATA:   inout std_logic_vector ( 7 downto 0 );
          TXE:   in bit;
          RXF:   in bit;
          RD:  out bit;
          WR:  out bit;

          --Signale für I2C Prozess
          SDA:  inout std_logic;
          SCL:  out std_ulogic
        );
end main_architecture;


Und die Component Deklaration hier:

COMPONENT main_architecture
  PORT(
    CLK : IN bit;
    RESET : IN bit;
    TXE : IN bit;
    RXF : IN bit;
    FTDI_DATA : INOUT std_logic_vector(7 downto 0);
    SDA : INOUT std_logic;
    RD : OUT bit;
    WR : OUT bit;
    SCL : OUT std_ulogic
    );
  END COMPONENT;



Danke für die Hilfe!

Autor: Jörn (Gast)
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Ändern mal den Typ "bit" nach "std_logic" um.

Autor: hmann (Gast)
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Danke Jörn!

Das funktioniert, aber kann mir auch jemand sagen wieso??

Danke
  hmann

Autor: Jörn (Gast)
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kannst du deine alte Testbench posten?

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