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Forum: FPGA, VHDL & Co. Testbench in ISE bei hoher Abtastrate


Autor: Andreas Ehret (Gast)
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Moin!

Ich habe folgende Schwierigkeiten, wenn ich in Xilinx Webpack ein
Testbench zu einem vorhandenen VHDL-Modul erstellen möchte:

Angenommen, ich habe einen 10bit-Counter, der z.B. mit 1 kHz getaktet
ist, und ich möchte beim Erreichen des Werts 1000d ein Signal auf
High-Pegel setzen.... wie kann ich das überprüfen?
Wenn ich ein Testbench mit Hilfe des Testbench-Waveform von Webpack
erstelle, kann ich immer nur 64 Zustände testen, da die Zeitskala nur
von 0-63 ms geht, und ich nur millisekundenweise meine Eingänge des
Zählers belegen kann.... Ich muss aber bis mindestens 1000 ms prüfen
können, wie geht das?

Konkret möchte ich mit Hilfe eines Zählers die Flanken eines
DCF77-Signals auswerten. Für eine ordentliche Simulation sollte ich
schon mal 10 Sekunden simulieren. Das erscheint mir mit meinem
momentanen Ansatz unmöglich ....

Grüße
   Andy

Autor: Jochen Pernsteiner (Gast)
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Dann simuliere es halt einfach nicht in Echtzeit und passe Deine Zähler
entsprechend an.

Wieso drehst Du die Taktfrequenz nicht höher und zählst nicht bis 1000
sondern z.B. bis 10?

Autor: Andreas Ehret (Gast)
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Klar kann ich auch nur bis zehn zählen ... es wäre halt schön, wenn ich
das Programm, so wie ich es später auf dem Chip haben möchte,
simulieren kann.

Gruß
   Andy

Autor: Jochen Pernsteiner (Gast)
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>es wäre halt schön, wenn ich
>das Programm, so wie ich es später auf dem Chip haben möchte,
>simulieren kann.

Das wirst Du aber ganz häufig nicht können.

Angenommen, Du willst ein Signal abtasten, das nur einmal pro Stunde
kommt. Willst Du das dann auch in Echtzeit simulieren?

Es geht doch vielmehr darum, wie die abgetasteten Signale intern
weiterverarbeitet werden. Bei Deiner Funkuhr sollen nach dem Einlesen
des DCF77-Signals halt die Stunde, Minute und Sekunde korrekt in den
entsprechen Registern stehen.

Ob das Signal in der Simulation schneller reinkommt ist doch egal.

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