Ausgänge bei Simulation und Synthese

>Kann ich dabei dann einfach nicht benötigte Ausgänge (die nur zum
>simulieren gedacht waren) offen lassen und sie erst garnicht auf die
>Pins des FPGA ausgeben  ?

Bin mir zwar nicht 100% sicher, aber ich glaube nein.

Was mir allerdings nicht klar ist, wieso Du überhaupt die Signale auf
die Ports gelegt hast.
Welchen Simulator benutzt Du?
Kannst Du Dir da nicht einfach die internen Signal anschauen?

Ja ich denk mal, das wäre ja dann auch logischer, die internen Signale
erst garnicht herauszuführen. Aber wie beschreib ich das in einer
testbench in vhdl ?

Ich hab den ModelSim Simulator und das testbench Template vom WebPack
als Grundlage für die Simulation genommen.

>Aber wie beschreib ich das in einer testbench in vhdl ?

Mit der Testbench hat das gar nichts zu tun, sondern mit dem
Simulator.

Bei Modelsim kannst Du z.B. im Signalfenster "Add/Wave/Signals in
Design" auswählen, dann zeigt er Dir im Wave-Fenster alle Signale des
Designs an.

Oder auf der Kommandozeile "add wave SIGNALNAME" eingeben.
Angenommen Deine Testbench heisst "tb", Du instanzierst einen Zähler
mit dem Namen "counter" und willst Dir das interne Signal "count"
des Zähler anschauen (d.h. ins Wave-Fenster kopieren):

"add wave /tb/counter/count"