Xilinx ISE Timing Constraints?

[Andreas Ehret (Gast)]

Moin!

Ich bin Neuling in der VHDL-Programmierung, hatte aber nach kurzer
Einarbeitungszeit den Eindruck, dass ich ungefähr verstanden habe,
worum es geht (Vorerfahrung Assembler, C, ...).

Ein Problem habe ich allerdings. Was sind Timing Constraints? Und was
kann ich damit machen? Sind diese nur in der Simulation wichtig, oder
auch auf der Platine?

Und wie funktioniert das bezogen auf Xilinx ISE?

Danke für eure Hilfe.

Gruß
   Andy

[FPGA-User (Gast)]

Hallo,

also mit einer erschöpfenden Antwort könntest Du das Forum
hier sprengen.
Für das Thema Timing-Constraints werden ganze Seminare
angeboten (Bsp 2 tage : 800 EUR) - also erwarte nicht,
dass man das hier umfassend erklärt bekommt.

Wozu braucht man die ?
Auf jeden Fall nicht für die Simulation, sondern für den
Timing-Analyzer, der nach der Synthese im Design nachschaut,
ob es Timing-Verletzungen gibt.
Beispiel:
ein 64 bit Zähler soll mit 100 MHz von Null hochzählen
und bei einem bestimmten Wert wieder von 0 anfangen.
Dafür wird ein 64bit Komparator gebraucht, der den Zählerwert
z.B. mit einer Konstanten vergleicht.
Die Laufzeit vom Zähler durch den Komparator zurück zum
Zähler-Set-Eingang darf nur 10ns betragen, sonst schaffst
Du den Vergleich nicht zwischen 2 Takten!
Also setzt Du auf das Clock-Signal ein Timing-Constraint von 100MHz.
Jetzt ist der Timing-Analyzer in der Lage, am Ende eine
Fehlermeldung zu bringen, falls der Vergleich zu lange dauert.

Eine Synthese ohne Timing-Contraints kann "tödlich" sein, die
Kunst besteht darin, alle kritischen Timings zu erkennen und
entsprechend durch Constraints abzusichern.

Schau auch mal in die Doku der XILINX WebPack-Software,
"Constraints Editor", dort ist alles erklärt !

[Sven Johannes (Gast)]

Moin...

Such dir aus der Homepage oder dem mitgelieferten Doku Material den
"Constraint Guide" raus. Sind erbauliche 1000 Seiten Text rund ums
Thema. Constraints sind VIEL mehr als nur Vorgaben fürs Timing...

--
 Sven Johannes