Hallo, ich brauche Hilfe! Ich habe ein Design mit TOP, MIDD und BOTTOM-Layer und den TOP-Layer mit dem MIDD-Layer mit Vias verbunden. Mein Leiterplatten Lieferant kann aber keine blind vias und wenn ich ihn richtig verstanden habe, benötigt er in diesem Fall ein Durchgangsloch. Wie kann ich das in ALTIUM 10 einstellen? Vielen Dank für jede Hilf! Bernd
Hallo, das ist ein höchst eigenartiges Design und würde wahrscheinlich auch bei keinem anderen Hersteller funktionieren: Blind Vias sind in der Tiefe begrenzt und reichen nicht bis zur Mitte der Leiterplatte. Ein unsymmetrischer Aufbau mit der Mittellage direkt unter Top wäre aber unsymmetrisch und daher auch eine sehr schlechte Lösung. Und 3Lagen-ML sind generell kein Standardprodukt. Gruss Reinhard
> Wie kann ich das in ALTIUM 10 einstellen?
Was willst du einstellen? Setze per FindSimilar alle TOP-MID Vias auf
den Außen- und Bohrungsdurchmesser der normalen Vias und ändere den
ViaLayerstack auf TOP-BTM bzw. Simple.
Wenn du Leiterbahnen unter den BVs hast musst du dann halt schieben.
Ralf
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