Problem mit Testbench Prozedur

[Thomas (Gast)]

Hallo,

ich bin grade dabei einen eigentlich simplen Wishbone Adressdekoder zu 
testen und hänge an der Testbench. Einen Teil der wb_write procedure 
habe ich aus bestehendem code von jemandem übernommen, der sich im 
gegensatz zu mir gut mit VHDL auskennt:

    process
    begin
       m0_CLK_I <= '1';
       wait for 20 ns;
       m0_CLK_I <= '0';
       wait for 20 ns;
    end process;
    

    process
      variable my_line : line;
      -- Write to wishbone bus
      procedure wb_write (
         data   : in std_logic_vector(15 downto 0);
         adress : in std_logic_vector(23 downto 0)
         ) is
      begin
         wait until rising_edge(m0_CLK_I);
         m0_ADR_I <= adress;
         m0_DAT_I <= std_logic_vector(to_unsigned(0,16)) & data;
         m0_CYC_I <= '1';
         m0_STB_I <= '1';
         m0_WE_I  <= '1';
         while (m0_ACK_O = '0') loop
            wait until rising_edge(m0_CLK_I);
         end loop;
         m0_CYC_I <= '0';
         m0_STB_I <= '0';
         return;
      end procedure;
      
      begin
        m0_RST_I <= '1';
        wait for 100 ns;
        m0_RST_I <= '0';
        write(my_line, string'("------testing adressrange------"));
        writeline(output, my_line);
        for i in 0 to 100 loop
          write(my_line, string'("  Checking Adress "));
          write(my_line, i);
          writeline(output, my_line);
          wb_write("1010101010101010",std_logic_vector(to_unsigned(i,24)));
          wait for 100 ns;
        end loop;
      wait;
    end process;

Das Problem ist, dass das m0_CYC_I und m0_STB_I signal (das zum DUT 
führt) in der procedure wb_write durchgehend 0 bleibt. Die Signale 
werden an keiner anderen Stelle im Code getrieben. Sieht jemand von Euch 
auf die Schnelle, woran das liegt? Wenn noch Code drum herum fehlt, kann 
ich den gern noch hochladen.

Vielen Dank schon mal und einen schönen Abend,

Thomas

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Wird das wait in der Schleife erreicht?

         while (m0_ACK_O = '0') loop
            wait until rising_edge(m0_CLK_I);
         end loop;

Wenn nein, dann sieht der Ablauf nämlich so aus:

         m0_CYC_I <= '1';
         m0_STB_I <= '1';
         m0_WE_I  <= '1';
         -- Schleife ausser Funktion, weil nicht aufgerufen
         m0_CYC_I <= '0';
         m0_STB_I <= '0';
         return;

Und dann wird klar, dass die '1' nie auftaucht. Denn Signale werden erst 
beim nächsten wait aktualisiert! Und das kömmt erst nach der Prozedur:

  wait for 100 ns;

[Sigi (Gast)]

Das Problem ist wahrscheinlich eine "Race Condition"-Geschichte:
Du rufst deine Prozedure in 100ns'er Schritten auf, d.h. das

wait until rising_edge(m0_CLK_I);

hat die gleiche Wirkung wie eine NULL-Anweisung und es wird
sofort zum letzten Teil der Prozedur gesprungen. Das Ganze
in einem Prozess macht also den Pegelwechsel "unsichtbar.


P.S. wo wird m0_ACK_O gesetzt (in DUT?)?

[cfgardiner (Gast)]

probiere mal folgendes:

         wait until rising_edge(m0_CLK_I);
         m0_ADR_I <= adress;
         m0_DAT_I <= std_logic_vector(to_unsigned(0,16)) & data;
         m0_CYC_I <= '1';
         m0_STB_I <= '1';
         m0_WE_I  <= '1';
         wait until rising_edge(m0_CLK_I); -- Neue Zeile !!!!!!
         while (m0_ACK_O = '0') loop
            wait until rising_edge(m0_CLK_I);
         end loop;
         m0_CYC_I <= '0';
         m0_STB_I <= '0';

Ich denke auch, es ist wie der Vorposter gesagt hat. Wenn du wegen 
rising_edge(m0_clk_I) hier hinein läufst und m0_ack_o schon gesetzt ist, 
(wäre nach Wishbone erlaubt, ein spekulatives Ready vom Slave) läufst du 
in die zweite 'Wait' gar nicht hinein. Mit der Änderung, wartest auf 
jeden Fall bis zur nächsten Flanke nach dem setzen von m0_CYC_I und 
zusätzlich weitere Zyklen aber sofern m0_ack_o inaktiv ist.


Viel Erfolg,
Charles