Hallo,
ich bin grade dabei einen eigentlich simplen Wishbone Adressdekoder zu
testen und hänge an der Testbench. Einen Teil der wb_write procedure
habe ich aus bestehendem code von jemandem übernommen, der sich im
gegensatz zu mir gut mit VHDL auskennt:
1 | process
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2 | begin
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3 | m0_CLK_I <= '1';
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4 | wait for 20 ns;
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5 | m0_CLK_I <= '0';
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6 | wait for 20 ns;
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7 | end process;
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8 |
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9 |
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10 | process
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11 | variable my_line : line;
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12 | -- Write to wishbone bus
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13 | procedure wb_write (
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14 | data : in std_logic_vector(15 downto 0);
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15 | adress : in std_logic_vector(23 downto 0)
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16 | ) is
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17 | begin
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18 | wait until rising_edge(m0_CLK_I);
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19 | m0_ADR_I <= adress;
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20 | m0_DAT_I <= std_logic_vector(to_unsigned(0,16)) & data;
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21 | m0_CYC_I <= '1';
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22 | m0_STB_I <= '1';
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23 | m0_WE_I <= '1';
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24 | while (m0_ACK_O = '0') loop
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25 | wait until rising_edge(m0_CLK_I);
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26 | end loop;
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27 | m0_CYC_I <= '0';
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28 | m0_STB_I <= '0';
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29 | return;
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30 | end procedure;
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31 |
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32 | begin
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33 | m0_RST_I <= '1';
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34 | wait for 100 ns;
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35 | m0_RST_I <= '0';
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36 | write(my_line, string'("------testing adressrange------"));
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37 | writeline(output, my_line);
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38 | for i in 0 to 100 loop
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39 | write(my_line, string'(" Checking Adress "));
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40 | write(my_line, i);
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41 | writeline(output, my_line);
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42 | wb_write("1010101010101010",std_logic_vector(to_unsigned(i,24)));
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43 | wait for 100 ns;
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44 | end loop;
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45 | wait;
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46 | end process;
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Das Problem ist, dass das m0_CYC_I und m0_STB_I signal (das zum DUT
führt) in der procedure wb_write durchgehend 0 bleibt. Die Signale
werden an keiner anderen Stelle im Code getrieben. Sieht jemand von Euch
auf die Schnelle, woran das liegt? Wenn noch Code drum herum fehlt, kann
ich den gern noch hochladen.
Vielen Dank schon mal und einen schönen Abend,
Thomas
