Verständnisproblem MCB und Adressleitungen bei DDR3

[Schwaiger (Gast)]

Ich habe ein Verständnisproblem hinsichtlich der Zahl der 
Adressleitungen beim Memory Controller Block im FPGA beim Betrieb eines 
DDR3-RAMs.

Nach meinem Verständnis werden auf jeder Adresse mittels DQ-Controlle (2 
Leitungen) 4 Daten geschrieben und dies jeweils auf beiden Flanken. 
Damit "stehen" an jeder Adresse 8 Datenworte. Jede Adresse existiert in 
jeder Bank einmal. Damit gelange ich bei meiner Konfiguration 
(1GB@16Bit, 3 Bänke) zu folgender Betrachtung:

Bits im RAM               1.073.741.824
Bytes zu 8 Bit              134.217.728
Worte mit 16 Bit             67.108.864 ("64 MB") stimmt!
DDR3 (4 Worte / Adresse)      8.388.608
theoretische Adressleitungen 23
Bänke 8 / ADR-Leitungen       3
benötigte ADR-Leitungen      20
vorhandene ADR-Leitungen     13


Woher kommt die Diskrepanz?

[Lattice User (Gast)]

Stichwort RAS CAS, (Row Address, Column Address)

[Schwaiger (Gast)]

Das muss ich mir dann wohl nochmal zu Gemüte führen. Wo gäbe es eine 
gute Beschreibung der DDR3-Ram funktion?

[Lattice User (Gast)]

Die Suche nach DDR3 wird dir kaum eine Seite mit Grundlagen 
hervorbringen. DDR3 ist der derzeitige Stand einer über 40 Jahre langen 
Entwicklung.

Das Grundprinzip von DRAM hat sich seit über 30 Jahren nicht verändert, 
bei den heutigen Entwicklungen geht es nur daraum mehr auf den Chip zu 
bringen und schnellere Datenübertragung zwischen Speicher und CPU.

Einen Einstieg gibt es hier:
http://en.wikipedia.org/wiki/Dynamic_Random_Access_Memory

aber auch dieser Artikel ist sehr knapp und trotzdem überfrachtet.