74HC165 kaskadieren ?

[Irfan (Gast)]

Hallo,

ich würde gerne, wie es auch bei mehreren 74HC595 als
Ausgangserweiterung möglich ist, zwei 74HC165 kaskadieren, so dass ich
per SPI einen 16BIT-Wert einlesen kann.

Ist das irgendwie möglich ?

Danke

[crazy horse (Gast)]

Ja.

[Irfan (Gast)]

danke ;o)

ich sehe hier wird mein Fleiss gefördert ;o)

[Michael Wilhelm (Gast)]

Ich hab mir das Datenblatt mal kurz angesehen, es sieht so aus als ob
man Clock Und Datenpin beider IC's parallel schalten kann. Man
selektiert über den CS. Einfach auf einen Inverter legen, das 1. Byte
abholen, danach den CS toggeln und das andere Byte holen.

MW

[Peter Dannegger (Gast)]

QH an SER des nächsten, letzten QH an MISO des MC.


Peter

[KennyOswald (Gast)]

Schau mal bei www.ucapps.de nach.
Unter "MB Hardware Platform - DIN" nach.

[Andreas K (Gast)]

Danke @ Peter Danneger, so dachte ich mir das auch, habe es nur noch
nicht geschafft auszuprobieren, da ich an der Arbeit bin.

Bleibt für mich nur die Frage offen, ob ich den Clock Inhibit
-Anschluss bzw den Shit / Load - Anschluss getrennt anschließen und
darüber selektieren muss oder ob man die einfach zusammenschalten kann

[Andreas K (Gast)]

OK alles klar auf Ucapps ist die Lösung ... interessanterweise in
Verbindung mit Anwendungen, wie sie auch mit irgendwann in Zukunft
vorschweben ...

[Andreas K (Gast)]

mit = mir ;o)

[Hägar (Gast)]

Ich weiß, der Beitrag ist schon eine Weile her aber ich habe dennoch 
Hoffnung, eine Antwort zu bekommen.
Ich glaube nicht, daß das so funktioniert, weil durch die 
Signallaufzeiten durch die einzelnen Schieberegister, das serielle 
Datenbit irgendwann später kommen wird als der Clockpuls. Das darf per 
Definition nicht sein.
In der PSPICE simulation hat das schon mit drei registern nicht mehr 
funktioniert.
Falls es doch so funktioniert hat, bitte lassen Sie mich wissen, bis zu 
welcher Anzahl von Registern das geklappt hat.
Besten Dank und Gruß

[Helmut L. (helmi1)]

>Ich glaube nicht, daß das so funktioniert, weil durch die
>Signallaufzeiten durch die einzelnen Schieberegister, das serielle
>Datenbit irgendwann später kommen wird als der Clockpuls.

Das kommt sowieso spaeter und zwar um genau 8 Clockimpulse.

>Falls es doch so funktioniert hat, bitte lassen Sie mich wissen, bis zu
>welcher Anzahl von Registern das geklappt hat.

Das funktioniert mit beliebig vielen kaskadierten Schieberegister.
Einzige begrenzung ist die Last den der Clockausgang treiben kann.

Gruss Helmi

[Peter D. (peda)]

Hägar wrote:
> In der PSPICE simulation hat das schon mit drei registern nicht mehr
> funktioniert.

Dann hast Du was falsch gemacht.

Laut Datenblatt ist die minimale Eingangs-Haltezeit nach der 
Clock-Flanke 0ns, der Ausgang des vorherigen Registers ändert sich aber 
erst nach 18ns.
Das Signal ist also 18ns länger stabil als notwendig.


Peter