AD9224 ADC an Spartan 3E

ADC Clock gibt man nicht aus einem FPGA aus, (und schon gar nicht aus 
DCM/PLL) sondern schließt den direkt an einen jitter-armen 
Quarzoszillator an. Bei 40MS/s und 12 Bit mag das noch gehen, aber 
sauber ist das nicht. Lieber direkt an den Oszillator, dann einen 2-fach 
jitterarmen Buffer und dann an den FPGA.

Doppelter Buffer verhinder Stubs auf der Clock-Leitung und damit 
eventuelle Relexionen, die die Qualität des Taktes beeinflussen.
Mit der 5V für den CLK ist echt blöd an dem ADC, aber das zusätzliche 
Delay durch den Pegelwandler kannst du ganz gut mit dem DCM im FPGA 
ausgleichen. Bei 40MHz und einem schnellen Pegelwandler dürfte das aber 
recht wenig sein.
Ich würde die ADC Daten erst mal mit den 40 MHz einlesen durch einen 
Dual-Clock FIFO jagen und dann mit 100MHz auslesen. Kommt aber halt auch 
bissl auf die Anwendung an. Ich hab auch ein Design, da läuft da ganze 
Sampling und die Datenverarbeitung mit dem ADC Takt und wird dann ganz 
zum Schluss erst mit einem FIFO auf den Bustakt angepasst. Da ist der 
ADC aber schneller als der Bus und es werden immer nur x Samples 
gespeichert.