hallo! ich habe mehrere vdhl-module erstellt und deren ein- und ausgänge teilweise als record definiert. beim zusammenbau in schematic gibts allerdigs die fehlermeldung ERROR:HDLCompiler:377 - "XXX.vhf" Line 44. Entity port port1 does not match with type std_logic of component port ... obwohl port1 ein record ist! Im hdl implemetation template ist auch nur std_logic definiert und nicht record! darf man zwischen mehreren modulen in schematic kein record verwenden?? das wär schade, weil es die schaltung wesentlich übersichtlicher gestaltet!
Gast
#2890554
doch, du musst nur in eimem package den record definieren und dann in jedes vhdl modul einbinden
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