Guten Morgen,
hat mich ne Weile gekostet bis ich den Problemen auf die Schliche
gekommen bin. Ich fange einfach mal an, wo ich etwas geändert habe:
In der auto.vhd:
Der wohl wichtigste Fehler. In Zeile 45+ beschreibst du die Portmap der
main-component. Dort hast du nen Dreher in den write-enables!! Daher das
irrationale Verhalten, wann welches Register / das RAM beschrieben
wurde.
Ansonsten habe ich die IF-Anweisung durch eine CASE ersetzt (hab's im
Prinzip Stück für Stück neu geschrieben). Sollte aber von der Funktion
keine Unterschiede machen ob du nun IF oder CASE verwendest...
1 | component main port(
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2 | clk,we0,we1,we2,sw0,sw1,sw2 : in STD_LOGIC;
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3 | adr : in std_logic_vector(3 downto 0));
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4 | end component;
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5 | .
|
6 | .
|
7 | .
|
8 | K1 : main port map (clk,we0,we1,we2,sw0,sw1,sw2,ad);
|
In der main.vhd:
Da ich das ganze Projekt geladen habe, hier logischerweise das mit dem
ma1, ansonsten glaube ich war alles soweit in Ordnung.
In der mux.vhd:
Auch nur ne kleine Änderung für mich für die Lesbarkeit, sollte in der
Funktion eigentlich keine Unterschiede machen, soweit ich das beurteilen
kann.
reg.vhd:
Hier wurde der Process und die Sensitivity-List auch bereits
angesprochen - Habe dort auch nur die bereits erwähnten Änderungen
vorgenommen.
Der Rest (RAM, TB) ist soweit unverändert geblieben. Ich habe auch mal
ein Bild meiner Simulation angehängt.
Ich hoffe ich konnte dir damit weiterhelfen und wünsche dir weiter viel
Spaß mit VHDL (ich lerne es derzeit selber...)
Besten Gruß,
Eike
aufgabe.png
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