DPRAM mit unterschiedlicher Busbreite in Lattice Diamond

[Gussin-Lebedev (Gast)]

Ich bin neu bei der Nutzung von Diamond. IP Express erlaubt die 
Konfiguration von Dual-Port-RAM mit unterschiedlicher Busbreite, z.B für 
Port A 8 Bit Adress- und 1 Bit Datenbreite und Port für Port B 6 Bit 
Adress- und 4 Bit Datenbreite.
Leider habe ich noch kein Dokument gefunden, welches die Daten- und 
Adresszuordnung bei verschiedenen Busbreiten beschreibt.
Kann mir jemand einen Tipp geben?
Bitte nicht schlagen!

[DuArte (Gast)]

Simulation hilft dir bestimmt weiter.

[Gussin-Lebedev (Gast)]

Das wäre der letzte Schritt, wenn es keine Erläuterungen gibt.
Eine Beschreibung ist hilfreicher als die Interpretation einer evtl. 
vergeigten Simulation.

[Franke (Gast)]

Jedes interne RAM ist ja prinzipell ein "1bit RAM", alles andere kommt 
aus der addressierung und wird dir halt im falle des falles vom 
core-generator abegenommen...

daher sollte sich dein problem auch gut mit nachdenken lösen lassen...

Gruß

[Gussin-Lebedev (Gast)]

> daher sollte sich dein problem auch gut mit nachdenken lösen lassen...

Dann verrate mir doch bitte einmal die Ergebnisse deines Nachdenkens, 
ich komme einfach nicht drauf, wie Lattice die FPGA innen konstruiert 
hat und welche Zählweise benutzt wird.

Bitte um sachdienliche Hinweise, wo Lattice diese Information verbirgt,
ich brauche hier eine fundierte Aussage und kann mich leider nicht auf 
Vermutungen verlassen.

[DuArte (Gast)]

>Das wäre der letzte Schritt, wenn es keine Erläuterungen gibt.

Nein, das ist der erste Schritt.

[Harald F. (hfl)]

... einen Tipp geben? Schau mal nach im Datenbuch der FPGA-Familie, für 
die Du das machen willst. Dort findet man Details zu den tatsächlich 
möglichen Konfigurationen und die Zuordnung. Bei MachXO2 steht z.B. auf 
Seite 14.

-----(snip)-----
Bus Size Matching
All of the multi-port memory modes support different widths on each of 
the ports. The RAM bits are mapped LSB word 0 to MSB word 0, LSB word 1 
to MSB word 1, and so on. Although the word size and number of words for 
each port varies, this mapping scheme applies to each port.
-----(snap)-----

Viel Erfolg,
Harald

[Gussin-Lebedev (Gast)]

Danke Harald,

genau nach diesem Satz suche ich seit gestern. Er steht auf Seite 24, 
aber das ist ja auch egal.
Ich Idiot habe eine ähnliche Erklärung aus irgendeinem Grunde in der 
TN1201 "Memory Usage Guide for MachXO2 Devices" gesucht. Wie konnte ich 
das auch nur vermuten?

Vielen Dank für die kompetente Antwort!