Xilinx UCF: Busse zusammenfassen?

[Bronco (Gast)]

Hallo,

ich hab ein Design mit einigen Daten- und Adressbussen (insgesamt 240 
Pins).
Bisher sind im UCF die Timing-Constraints für jeden einzelnen Pin 
angegeben:

NET "DATA_1<0>"   OFFSET = OUT  3 ns VALID  5 ns BEFORE "RAM_CLK" RISING;
NET "DATA_1<1>"   OFFSET = OUT  3 ns VALID  5 ns BEFORE "RAM_CLK" RISING;
NET "DATA_1<2>"   OFFSET = OUT  3 ns VALID  5 ns BEFORE "RAM_CLK" RISING;
...

was 240 nahezu identische Zeilen ergibt.

Gibt es eine Möglichkeit, für einen Bus nur eine Zeile anzugeben, die 
dann für alle Pins des Busses gilt?

Hab folgendes probiert:

NET "DATA_1<>"   OFFSET = OUT  3 ns VALID  5 ns BEFORE "RAM_CLK" RISING;

und

NET "DATA_1"   OFFSET = OUT  3 ns VALID  5 ns BEFORE "RAM_CLK" RISING;

aber beides mag die ISE (13.4) nicht.

[Hans Hämmerlein (Gast)]

wildcards bspw '*' verwenden

[P. K. (pek)]

Geht folgendes?

NET "DATA_1<*>"   OFFSET = OUT  3 ns VALID  5 ns BEFORE "RAM_CLK" 
RISING;

[Bronco (Gast)]

Das funktioniert, danke!