Gast
#2986865
Hey, wisst ihr ob es in VHDL einen Befehl gibt, ein Signal nicht zu verändern ? Also ich habe eine Case - Schleife und weise einem Signal nur in einem Fall einen Wert zu. In den anderen Cases wird diese Variable nicht verändert. case state is when a => variable_a <= "0001"; when b => variable_a <= variable_a; when others => variable_a <= variable_a; end case; Also ich suche nach etwas wie : variable_a <= null; Also was vom Hintergrund her so aussehen sollte. Habt ihr ne Ahnung oder muss ich dem Signal immer dasselbe Signal zuweisen, was ja eigentlich nicht gut ist. Grüße, Helmut