Hallo, ich möchte in VHDL einen benutzerdefinierten Datentyp, einer anderen Komponente übergeben. Wie kann man dies realisieren? Bsp.
1 | type array123_t is array (0 to 1) of std_logic_vector (31 downto 0); |
2 | signal array123 : array123_t; |
3 | |
4 | entity test is |
5 | Port ( |
6 | clk : in STD_LOGIC; |
7 | array123 : OUT array123_t |
8 | );
|
9 | end test |
Hier meckert er (zu recht), das er den Datentyp nicht kennt. Aber wo kann ich den Datentyp bekannt machen. Vielen Dank.