benutzerdefinierten Datentyp, einer anderen Komponente übergeben

Hallo,

ich möchte in VHDL einen benutzerdefinierten Datentyp, einer anderen 
Komponente übergeben. Wie kann man dies realisieren?

Bsp.

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type array123_t is array (0 to 1) of std_logic_vector (31 downto 0);

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signal array123 : array123_t;

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entity test is

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    Port ( 

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      clk    : in  STD_LOGIC;

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      array123 : OUT array123_t

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   );

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end test

Hier meckert er (zu recht), das er den Datentyp nicht kennt. Aber wo 
kann ich den Datentyp bekannt machen.
Vielen Dank.