Testbench Counter Anfänger

Jim_36 Gast #3010245
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Hallo,

ich habe mit Xilinx 11.1 einen Zähler in vhdl geschrieben. Die Datei und 
die Testbench habe ich angehängt. Immer wenn ich versuche die Datei zu 
simulieren, dann zeigt ISIM nur 'U' beim Takt an.

Habt ihr eine Idee was ich falsch gemacht habe?
Angehängte Dateien:
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Duke Scarring Gast #3010275
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hiall schrieb:
> vielleicht wegen groß/kleinschreibung von clk
Nein. Falsch geraten.

Jim_36 schrieb:
> Habt ihr eine Idee was ich falsch gemacht habe?
Dein Reset ist in der Testbench noch nicht definiert.
Versuch mal folgendes in der Testbench hinzuzufügen:
1
reset <= '1', '0' after 200 ns;


Welches Lehrbuch verwendest Du?
1
...

2
use IEEE.STD_LOGIC_ARITH.ALL;

3
use IEEE.STD_LOGIC_UNSIGNED.ALL;

4
...

5
   if( clk'event and clk = '1' ) then

6
...

Das ist veraltet, fehleranfällig und schwerer lesbar.

Duke
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Jim_36 Gast #3010339
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Duke Scarring schrieb:
> reset <= '1', '0' after 200 ns;

Aha, okay jetzt funktioniert es. Heißt das, dass ich erst alle Eingänge 
mit einem Wert belegen muss, damit die Simulation funktioniert?


Duke Scarring schrieb:
> use IEEE.STD_LOGIC_ARITH.ALL;
> use IEEE.STD_LOGIC_UNSIGNED.ALL;
> ...
>    if( clk'event and clk = '1' ) then

Ich habe gar kein Buch verwendet. Aus em Internet zusammenkopiert... Ich 
habe jetzt

 if rising_edge(CLK) then

für den Takt verwendet. Was sollte ich noch daran ändern?
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