Widerstand mit MOSFET realisieren

beim chipdesign nennt sich das ganze nmos und/oder pmos
realisierung...dabei wird anders als bei c-mos nur jeweils ein pegel
getrieben. link hab ich zur realisierung leider nicht, aber vielleicht
hilf google da auch schon weiter.
so long

Ich habe etwas von einem "Switch-Capacity" gelesen. Dort schalte ich
einen kondensatoor immer sehr schnell von Laden auf Entladen. Aber
dafür benötige ich ja wiederrum 2 Takte. Das ist doch auch kein tolles
verfahren. Das Schalten geschieht mit Mos Bausteinen.
Ist das das gängige verfahren?

Wenn man bei einen Mosfet langsam die Gatespannung aufdreht,
kann man schön den Widerstand ändern, gehtz mit J-FETs genauso,
aber dann für kleine Leistungen.

Die Sache mit den geschalteten Kapazitäten findet sich in
Filterbausteinen wieder, z.B. MF10 von National oder die MAX293 -
MAX297-Serie von Maxim.
Das Verfahren ist deshalb ideal, da hier mit wenig Chipfläche und ohne
aufwendigen Laser-Abgleich 10-30 Widerstände gleichzeitig synchron
verstellt werden können.

Gruss
Jadeclaw.

Hallo,

wenn man das ganze über die Gatespannung reglet dann wird die Leistung
die man nciht braucht in wärme umgesetzt. Also ausreichend kühlen, der
2te weg ist es den Saft ganz schnell ein und auszuschalten, so kann man
die Leistung auch regeln, hier fungiert der Transistor allerdings als
Schalter was zu viel weniger Wärmeverlusten führt. Man benötigt also
ein PWM Signal um das dann zu regeln. Hier gibt es aber auch kleine
Bausteile die das können glaube TL494 war so einer.

Die Switch-Capacity wird die Kapazität des Gates sein umso kleiner
diese ist desto schneller kann man schalten, da die Kapazität schneller
umgeladen wird, dadurch verringern sich nochmal die Verluste.

die switch-capacity hat nichts mit der capazität des gates zu tun. in
dem hier gemeinten fall wird am gate eine zusätzliche kapazität und ein
schalter angebracht. durch ein schnelles laden/entladen dieser
zusatzkapazität ist es in chips möglich, einen widerstand zu
simulieren. das verhindert ganz einfach, das grosse mäanderflächen auf
den chips für widerstände bereitgestellt werden müssen. diese
widerstandswerte sind zum einen ziemlichen schwankungen ausgesetzt (bis
50%) und zum anderen sehr platzraubend. eine kapazität hingegen lässt
sich ziemlich einfach und präzise realisieren. da die mosfets schalter
sind, erübrigt sich die realisierung des schalters hier eigentlich ;)
grosser nachteil ist aber, das es kein kostanter spannungspegel am gate
ist. du hast während der lade/entladephase einen spannungsoffset
+lade/entladekurve der kapazität am gate..also in deinem fall nie einen
kostanten widerstand. findet auch oft im analogfilterentwurf bei
integrierten analogen schaltungen anwendung.
sowas bietet sich..genau wie das von mir erwähnte nmos und pmos.. aber
wirklich nur bei integrierten schaltungen an, da es mit externen
bauteilen alles andere als platzsparend ist. darf man fragen was du da
überhaupt vor hast? das erleichtert vielleicht die suche nach der
lösung.
greetz

Danke erstmal...
Also es wird eine Integrierte Schaltung. Mit dem Filter habt ihr auch
recht, es wird ein Bandpass (bzw es soll einer werden). Nun habe ich
noch folgendes Problem. Ich sehe in allen anleitungen die bemerkung
"mit einer genügend hohen frequenz schalten". Aber welche Frequenz
ist hier denn zu empfehlen? Ich dneke mal von der Schaltgeschwindigkeit
eines Mosfet Bausteines sollten 40 MHz kein problem sein oder? Aber man
soll die Frequenz ja so hoch wie möglich wählen... Was könnt ihr da
empfehlen?
Die erzeugung der beiden Takte (Duty-Cycle-Verhältnis 40:60) erzeuge
ich dann intern mit einer PLL?

40MHz ist definitv zu viel. da wirst du richtig leistung brauchen um das
gate zu laden und entladen... bleib mal im 2-3 stelligen khz bereich,
ist gesünder

Ups, mehr nicht? Na dann werden dei Kapazitäten aber schon etwas größer.
Na was muss das muss :-)

du kannst das auch im MHz bereich machen musst halt den mosfet treiber
anpassen... n normaler ic raucht dir dabei mit sicherheit nach kurzer
zeit ab

zu klein solltest du die zusatzkapazität ohnehin nicht wählen, oder
weisst du genau wie gross die gatekapazität ist? sonst gibt es ziemlich
schnell verfälschte ergebnisse.
bei der dimensionierung des taktes musst du halt drauf achten, das
deine kapazität sich so laden kann, das sie beim auf und entladen
zwischen den bereichen bleibt, die du bei toleranzbehafteten
widerständen hättest. je grösser diese grenzen halt sind, desto
langsamer darf der takt sein.

habe sowas mal für einen TP realisiert und bin dabei wie folgt
vorgegangen: (Cr = widerstandsersatz, C = TP kapazität)
Ladungsbilanz aufstellen(beachten das Cr auch schon ladung haben kann)
=> Q =C*U ersetzen => übertragungsfuntion des TP (H = Ua/Ue)..in meinem
fall sah das etwa so aus:
H(jw)= 1 / ((jwT * C/Cr)+1)
die zeitkonstante des TP war damit gegeben als T*C/Cr.. wobei
T = Takt

Na ich hab hier ja richtige Fachleute an der Strippe :-)
Vielleicht noch mal "just for info". Wir machen das Design mit
CADENCE DESIGN FRAMEWORK II.
Nun stehen wir vor dem Problem der Taktung. Wir benötigen ja 2 Takte,
die sich nicht überlappen für die SC-Ansteuerung. Der eine Takt also
z.B. von 0ms bis 0,4ms und der zweite von 0,5ms bis 0,9 ms u.s.w.
Ist das am besten mit einer PLL zu realisieren? Dann würden wir ja nur
einen Takt am Eingang des Bandpasses benötigen. Oder gibt es noch eine
elegantere Lösung?

Oh, wir haben da grad eine andere gute lösung gefunden. Wen es
interessiert oder das selbe Problem hat, sollte sich den aufbau mal
anschauen. In der Simulation in PSpice funktioniert es auch suoper. Bei
Framework noch nicht, aber wir arbeiten dran...
http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/12-gatedelay/40-tpcg/two-phase-clock-gen.html