Spartan 6 - fpga/mb fifo und dma

Hallo,

ich möchte mit einem ADC und dem Spartan 6 Daten sampeln. Der FPGA soll 
den parallelen ADC bedienen und per FIFO in den Microblaze (MB) 
schieben. Auf dem MB soll dann eine DMA die Daten in den Speicher 
schreiben. Ich arbeite mit ISE 14.2. Soweit erstmal zu meinen 
Vorstellungen wie es gehen könnte.

Ich habe mir mit dem FIFO-Generator einen FIFO für den AXI-Bus erstellt. 
Den FIFO will ich nun im EDK importieren, aber es gibt keinen 
Register-Space!? Ist das normal? Wie soll der MB die Daten empfangen?

Also Register/Memory-Space weggeklickt und weiter gehts. Jetzt habe ich 
einen FIFO im Projekt den ich so nicht ohne weiteres im MB benutzen 
kann. Wie hat Xilinx sich das vorgestellt?


Danke&Grüße.