DCM und Timing Constraint

[Alexander D. (abadu)]

Hallo,

ich verwende das Avnet Spartan 3a Board und dieses arbeitet mit einem 
Takt von 16 MHz. Diesen Takt setze ich über einen DCM auf einen Takt von 
50 MHz um, da ich zusätzlich einen VGA-Monitor anschließen möchte und 
dafür der 16 MHz-Takt nicht zu niedrig iat. Den 50 MHz-Takt verwende ich 
überall in meinem Design und der 16 MHz-Takt geht nur zum Eingang des 
DCM. In der UCF-Datei stehen dafür folgende Zeilen:

# Clock Period Constraint, 16 MHz on-board clock
NET CLK_16MHZ TNM_NET = CLK_16MHZ;
TIMESPEC TS_CLK_16MHZ = PERIOD CLK_16MHZ 62.50 ns HIGH 50%;

# Clocks
NET CLK_16MHZ           LOC = C10   | IOSTANDARD = LVCMOS33 
;   # CLK_16MHZ

Das Modul mit dem DCM wird so in mein Design eingefügt:

-- Clock von 16MHZ auf 50MHZ umsetzen und Signale für RTC erzeugen
    PDP8Clk: ENTITY PDP8Dcm(PDP8DcmArch)
        PORT MAP (
            CLKIN_IN => CLK_16MHZ,
            CLKFX_OUT => sysClk,
            CLK100HZ => sysClk100Hz
        );

CLKIN_IN/CLK_16MHZ ist der Takt, welcher auf dem Board erzeugt wird und 
CLKFX_OUT/sysClk ist der Takt, der aus dem DCM herausgeht und in meinem 
Design verwendet wird.

Brauche ich für den Takt sysClk einen Eintrag in der UCF-Datei und wenn 
ja, wie sieht dieser aus?

Danke
Alexander

[daniel__m (Gast)]

hi,

sollte nicht nötig sein, da die Toolchain die Taktbausteine kennt und 
berücksichtigt (Stickpunkt abgeleitete Takte).

Steht aber auch in den Reports (z. B. Timing Report)

gruß