Endlosschleife für Konstante, nicht aber für direkten Wert

[Martin Strobel (Gast)]

Hallo,

für die Entity und deren Architecture

entity s is
  port
  (
    a: in std_logic;
    b: out std_logic
  );
end s;

architecture v1 of s is
begin
  b <= not a;
end v1;

führt folgende Testbench zu einer Endlosschleife in der Simulation:

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity testbench IS
END testbench;

architecture v1 of testbench is
  component s
    port
    (
      a: in std_logic;
      b: out std_logic;
    );
  end component;
  
  signal a: std_logic := '0';
  signal b: std_logic := '0';
  --constants not working?
  constant ct: time := 1 ms;
begin
  a <= not a after ct;
  dut: s
    port map
    (
      a => a,
      b => b,
    );
end architecture;

Die Endlosschleife tritt aber nicht auf, wenn man ct durch 1 ms ersetzt.

Worin liegt der Fehler?

Ich benutze GHDL und wollte die Simulation GTKwave ansehen.

[Dr. Schnaggels (Gast)]

Mal abgesehen, dass Dein geposteter Code sich nicht kompilieren lässt, 
erhalte ich in Modelsim (nach den Korrekturen) keine Endlosschleife.

Also scheint es ein Problem mit deinem Simulator zu sein....

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Auch ISIM hat nach Entfernen der Fehler kein Problem...

BTW:
b braucht eigentlich nicht initialisiert zu werden, weil es ein Ausgang 
ist.