[VHDL] std_logic nicht als Taktsignal?

lufu schrieb:


> Darunter ist auch die Aussage zu finden, dass man "std_logic" als
> komplexen Datentyp nur dort verwenden soll, wo es unbedingt nötig ist.
> Für alle "einfachen" Signale wie bspw. Clock/Reset sollte man den
> "bit"-Datentyp verwenden (Anhang, Hinweis 2). Unter Hinweis 5 kann man
> nachlesen, wie man ein Signal auf die fallende/steigende Flanke abfragt
> (clk'event and clk ='1'). Als Begründung für diese Schreibweise ist
> folgendes angegeben:
>> Die Funktionen rising edge () und falling_edge () sind nur fur Signale des
>> Datentyps std_logic deklariert, dieser Datentyp sollte jedoch nach 2. nicht
>> als Taktsignal verwendet werden.
>
> Bisher habe ich für Taktsignal ausschließlich std_logic, zusammen mit
> diesen Funktionen verwendet. Habe ich das bisher immer "falsch"  (bzw.
> nicht stilgerecht) gemacht, oder ist das Buch in dieser Hinsicht einfach
> etwas antiquiert?

Wenn da steht das man std_logic nur verwendete wo unbedingt nötig, dann 
heisst es ebene das bei Taktsignalen std_logic nötig ist. Das Beispiel 
mit rising-edge betont noch mal die Notwendigkeit. Ich sehe nicht wo 
diese Aussage irgendwo antiquiert sein sollte. Höchstens das Alternative 
bit zu std_logic auch noch ein wenig zu viel des Guten ist und man ggf. 
auch gleich auf boolean wechseln kann.


Ach ja und man sollte in Entscheidung einbeziehen ob das Code für die 
Simu
(vereinfachte auf '0' '1' reduzierte Signalmodelle) oder für die 
Synthese
(physikalisch/ logisch realistischeres Modell mit Tristate, unbelegt, 
PullUp, PullDown, ...) gedacht ist.

MfG,


MfG,

Die Herren Reichardt und Schwarz als echte Professoren machen das an 
ihrer Hochschule eben so, weil sie sich im echten Leben schlecht 
auskennen.
Allen anderen machen es mit std_logic.
Das ist ein gewisser Nachteil dieses Buches.

Der ist scheinbar für normalsterbliche nicht zu lesen...