Design einbinden : Anfängerfrage

Tim S. OP #3313787
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Hallo Leute,
nehmen wir an, ich habe folgende entity:

 entity Name is
   generic( width : integer:= 32);
   port(
         in : std_logic_vector(width-1  downto 0);
         out: std_logic;
         sel: std_logic_vector(log2(width)-1 downto 0)
   );
 end Name;

Wie sieht nun die Syntax aus um dieses im top-design einzubinden.
Die log2 Funktion ist in einer weiteren Datei über package implementiert 
worden.

Vielen Dank.
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Luke.skywalker Gast #3313799
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entity top

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end entity;

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architecture Behavioral of top is

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component Name

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   generic( width : integer:= 32);

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   port(

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         in : std_logic_vector(width-1  downto 0);

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         out: std_logic;

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         sel: std_logic_vector(log2(width)-1 downto 0)

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   );

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 end component;

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begin

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 instance : work.Name

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generic map(

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 width => 32

21
);

22
port map(

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  in => dein_in_signal

24
  out => dein_out_signal

25
  sel => dein_sel_signal

26
);

27


28
end architecture;
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