Design einbinden : Anfängerfrage

[Tim S. (169)]

Hallo Leute,
nehmen wir an, ich habe folgende entity:

 entity Name is
   generic( width : integer:= 32);
   port(
         in : std_logic_vector(width-1  downto 0);
         out: std_logic;
         sel: std_logic_vector(log2(width)-1 downto 0)
   );
 end Name;

Wie sieht nun die Syntax aus um dieses im top-design einzubinden.
Die log2 Funktion ist in einer weiteren Datei über package implementiert 
worden.

Vielen Dank.

[Luke.skywalker (Gast)]

entity top
end entity;

architecture Behavioral of top is

component Name
   generic( width : integer:= 32);
   port(
         in : std_logic_vector(width-1  downto 0);
         out: std_logic;
         sel: std_logic_vector(log2(width)-1 downto 0)
   );
 end component;


begin

 instance : work.Name
generic map(
 width => 32
);
port map(
  in => dein_in_signal
  out => dein_out_signal
  sel => dein_sel_signal
);

end architecture;