Problem mit Startup_Virtex6 Primitive

[daida (Gast)]

Hey, ich kämpfe nun schon seit einiger Zeit mit dem Startup_Virtex6 
Block von Xilinx. Mein Ziel dabei ist das interne Reset Netz zu 
verwenden um das FPGA in einen definierten Zustand zu bringen (alle FF 
zurück in den Initialzustand).
Der angefügte Code ist nur zum Test. Mein gewünschtes Ergebnis wäre, 
dass nach einem reset_ext Impuls das FPGA zurück gesetzt wird und 
dadurch ein reset Signal entsteht (ja kompliziert - aber wie gesagt nur 
zum Test). Nun passiert aber genau gar nichts. Insbesondere kommt mein 
reset_ext Impuls nie beim Startup Block an - GSR bleibt 'L' - warum? Was 
mach ich hier falsch?

library UNISIM;
use UNISIM.VComponents.all;

entity reset_test is
  port (
    clk_in       : in      std_logic; 
    reset_ext    : in      std_logic;
    reset        : out     std_logic
  );
end reset_test;

architecture Behavioral of reset_test is

  -- reset delay signal
  signal reset_delay : std_logic_vector(2 downto 0) := (others => '1');

begin

  reset_delay_process : process (clk_in)
  begin
  if rising_edge(clk_in) then
    reset_delay(2) <= '0';
    reset_delay(1) <= reset_delay(2);
    reset_delay(0) <= reset_delay(1);
    reset          <= reset_delay(0);
  end if;
  end process;

  -- STARTUP_VIRTEX6: STARTUP Block, Xilinx HDL Libraries Guide, version 14.1
  STARTUP_VIRTEX6_inst : STARTUP_VIRTEX6
  generic map (
    PROG_USR => FALSE -- Activate program event security feature
  )
  port map (
    CFGCLK => open, -- 1-bit output Configuration main clock output
    CFGMCLK => open, -- 1-bit output Configuration internal oscillator clock output
    DINSPI => open, -- 1-bit output DIN SPI PROM access output
    EOS => open, -- 1-bit output Active high output signal indicating the End Of Configuration.
    PREQ => open, -- 1-bit output PROGRAM request to fabric output
    TCKSPI => open, -- 1-bit output TCK configuration pin access output
    CLK => clk_in, -- 1-bit input User start-up clock input
    GSR => reset_ext, -- 1-bit input Global Set/Reset input (GSR cannot be used for the port name)
    GTS => '0', -- 1-bit input Global 3-state input (GTS cannot be used for the port name)
    KEYCLEARB => '0', -- 1-bit input Clear AES Decrypter Key input from Battery-Backed RAM (BBRAM)
    PACK => '0', -- 1-bit input PROGRAM acknowledge input
    USRCCLKO => '0', -- 1-bit input User CCLK input
    USRCCLKTS => '0', -- 1-bit input User CCLK 3-state enable input
    USRDONEO => '0', -- 1-bit input User DONE pin output control
    USRDONETS => '0' -- 1-bit input User DONE 3-state enable output
  );

end Behavioral;

[Christian R. (supachris)]

Den Spaß hatte ich auch schon mal. Liegt ganz einfach daran, dass das 
Simulationsmodell für die Primitive quasi leer ist und das Ding somit 
nicht wirklich simuliert werden kann. Schau mal in 
C:\Xilinx\14.6\ISE_DS\ISE\vhdl\src\unisims\primitive das 
STARTUP_VIRTEX6.vhd an. Da steht nix drin.

[daida (Gast)]

Haha...na danke für den Hinweis! Da hätte ich noch lange suchen können.