Hallo Leute, ich möchte in der Back-End Application des PCI Cores von Xilinx eine Brücke zu Wishbone "basteln". Wenn später ein Target Read zu einem Wishbone Slave erfolgen soll(ist logischerweise mit mehreren taktzyklen verbunden): wie wird dann der PCI Core reagieren? Muss ich wait cycles einfügen oder wie wird dieses Problem gelöst. Vielen Dank.
Gast
#3373184
Hallo Tim, ich muss gestehen, dass ich deine Fragestellung, ob etwas holpriger Sprache nicht ganz umreisse. Außerdem, geht es wirklich um den PCI-Core von Xilnx (Softcore udn $$$) oder um den PCIe Endpointcore (Hard-IP) z.B. in Virtex5/6, Spartan6 ? Falls letzteres hilft ggfs. ein Blick in opencores, dort gibt es eine fertige Bridge PCIe HardIP auf Wishbone fertig zum einsetzten. Gruß Vanilla
Also ich habe mit LogiCore ein PCI Core erzeugt.
Nun möchte ich eine Brücke zu Wishbone implementieren.
Soll nun von PCI-Seite ein Wishbone-Slave gelesen werden ist dies mit
vielen Taktzyklen verbunden.
Das bedeutet auf einer Leseaktion folgt eine "lange" Zeit bis erst Daten
zur Verfügung stehen.
> Muss ich wait cycles einfügen oder wie wird dieses Problem gelöst.
p.s. design vorgabe xilinx pci core ... kein opencores
Gast
#3373312
Du hast 16 Takte Zeit einen Zugriff mit Daten zu beenden, ansonsten musst Du einen Retry ausgeben (steht im UG wie's geht). Der Host wiederholt den Zugriff dann so lange, bis Du ihn mit Daten beenden kannst. Wenn Du von vorneherein weißt, dass der Zugriff länger dauert, kannst Du den Retry auch sofort (nicht erst nach 16 Takten) auslösen.
Super. Vielen Dank Rudolph.
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