Hallo zusammen, eigentlich eine ganz einfache Frage: Ich würde gerne Adress und Datenleitungen von einem (S)DRAM vertauschen um ein Layout zu vereinfachen. Dabei gehts nicht um fertige Module sondern einzelne Bausteine. Einschränkungen die mir klar sind: - mit ECC dabei Ginge das nicht unbedingt - Banks sollte man wohl nicht durchwerfen, ebenso wenn ein Pin da ist um alle Banks zu refreshen sollte der natürlich nicht getauscht werden Ansonsten sollte man die Leitungen doch tauschen können oder? Grüße
Es gab Leute, die haben das gemacht, um Nachbauer zu verwirren. Ob das zeitlich immer optimal ist, wäre noch zu prüfen.
Adressleitungen dürfen nur sehr eingeschränkt getauscht werden, weil über die Adressleitungen der Inhalt des Mode Registers festgelegt wird. (schau dir das MRS-Kommando deines DRAM-Bausteins an). Wenn du das nicht berücksichtigst, dann arbeiten einzelne DRAMs mit einer anderen CAS-Latenz oder einer anderen Burstlänge. Bei Austausch der Bank-Selects sehe ich kein Problem. Auch die Datenleitungen solltst du innerhalb eines Bausteins problemlos tauschen könnnen, und zwar unabhängig davon, ob es ein ECC-System ist oder nicht.
Hallo, ist zwar schon ein wenig älter, aber trotzdem nochmal feedback: Wie schon erwähnt dürfen die Addressleitungen wg. MRS setting nicht getauscht werden (auch die Bank Selects nicht!) . Einzige Ausnahme: Systeme mit 2 Ranks (CS) können bei DDR3 über das Addressmirroring einige Adressen tauschen. Damit schafft man es beim FlyBy bus die Stubs kurz zu halten. Muss aber vom Controller unterstützt werden und geht auch nur mit 2 Ranks!!! Bei den Datenleitungen dürfen die DQs innerhalb eines Bytes getauscht werden. Das gilt für ein System das x8 oder x16 DRAMs einsetzt. Bei x4 DRAMs ist der Tausch nur innerhalb eines nibbels (4bit) zulässig. Man kann auch ganze bytes (oder nibbles) tauschen, muss aber immer alle DQ Leitungen, die DQS und die DM Leitungen zusammen halten. Wieder mal ne Ausnahme: die DDR3 Spec definiert das feedback beim WriteLeveling nur auf DQ0. Damit muss DQ0 vom DRAM auf das niederwertigste bit vom jeweiligen Byte gelegt werden. Es gibt zwar DRAMs die die Info auf allen DQ leitungen ausgeben, und Controller die alle DQ leitungen auswerten .. aber wenn sich beide Bausteine laut spec verhalten, dann muss die niederwertigste Leitung ungetauscht bleiben (oder man muss auf Write Leveling verzichten). DDR4 hat noch mal ne ähnliche Besonderheit, aber ich glaub mal nicht, dass DDR4 hier schon ne rolle spielt .. Viele Grüße Hermann -- Upcoming Events: ================= "Open the Black Box of Memory" What you always wanted to know about Memory! .. But never had the right expert to ask! September 24./25. 2015 in Copenhagen vist www.EyeKnowHow.de/en/seminars/ EKH - EyeKnowHow Hermann Ruckerbauer www.EyeKnowHow.de Hermann.Ruckerbauer@EyeKnowHow.de Itzlinger Strasse 21a 94469 Deggendorf Tel.: +49 (0)991 / 29 69 29 05 Mobile: +49 (0)176 / 787 787 77 Fax: +49 (0)3212 / 121 9008
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