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Forum: Platinen Warum wird mein Polygon nicht gefüllt dargestellt?


Autor: Volkhard (Gast)
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Habe gerade meine erste Leiterplatte in EAGLE (4.15) fertiggestellt -
zugegebenerweise unter Zuhilfenhame des Autorouters (aber das tut hier
auch gar nichts zur Sache). Ich habe mir dann auf der
Leiterplattenunterseite einen Masselayer mittels des Polygons erzeugt.
Es klappt auch alles wunderbar, auch das Freistellen der vorhandenen
Bottom-Leiterbahnen, die nicht zu GND gehören. Wenn ich dieses Board
speichere und erneut öffne, sehe ich das Polygon nicht mehr gefüllt
sondern nur noch als Umriss. Allerdings zeigt mir SHOW durchaus, dass
das Polygon zu GND gehört - nur die Füllung sehe ich nicht mehr.
Ist die Füllung vorhanden und wird aufgrund irgendeines Umstandes nicht
mehr angezeigt oder ist sie gar nicht mehr da?

Autor: PeakRunner (Gast)
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Hallo,

einfach Befehl 'ratsnest' drücken oder schreiben und schon
wird das Polygon wieder berechnet.
Willst du wieder nur die Leiterbahnen sehen,
einfach 'ripup' auf die Polygonline und du siehst wieder nur die
Umrisse.

Autor: Volkhard (Gast)
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Vielen Dank für den Tipp. Klappt genauso.
Eine Frage noch: Wenn ich die BRD-Datei zur Hertellung so weitergebe,
bekomme ich dann meinen Masselayer?

Autor: Gerhard Fischer (Gast)
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>>Eine Frage noch: Wenn ich die BRD-Datei zur Hertellung so weitergebe,
bekomme ich dann meinen Masselayer?<<

... ja !!

Autor: PeakRunner (Gast)
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Die gesamte berechnete Polygonfläche wird Kupfer, je nach dem, wie du
sie benannt hast, wird sie GND-Fläche, VCC-Fläche oder sonst irgendeine
Fläche ...

Autor: Ronny Schulz (Gast)
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Ich habe so eine Polygonfläche mit Eagle auch erstellt. Allerdings nach
der Fertigung sah sie nicht so aus. Die Fläche weist Unterbrechungen
auf. Wo könnte das Problem liegen? Bzw. wie kann ich das bei der
nächsten Fertigung beheben.

Ich hänge mal das Foto an, was allerdings nicht sehr super genau ist.
Unten links zwischen den beiden Stiftleisten und neben dem SMD-FET ist
der Fehler.

Autor: chriss chd (Gast)
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kann es sein das du es genau verkehrt fotografiert hast top statt
bottom?

Autor: Ronny Schulz (Gast)
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Ja sorry ist genau das falsche Bild. Das sollte es sein.

Autor: Ronny Schulz (Gast)
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Aber die Frage, warum das Polygon nach der Fertigung Unterbrechungen
aufweist, ist noch immer nicht geklärt. Das muss ja in irgendeiner
Richtung ein Problem aus der Rasterung sein, weil das Polygon eine
Vector-Grafik darstellt. Aber wie man das umgehen kann ist mir
fraglich?

Autor: PeakRunner (Gast)
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Schick mal ein Bild von der BRD-Datei, mit der original Polygonfläche.

Hat das Bauteil vielleicht Restrict-Flächen???

Autor: Ronny Schulz (Gast)
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Da geht es ja mehr um eine Kühlfläche. Ich habe das Bild mal angehangen.
Da ist es ja ausgefüllt. Aber ich weiß nicht, ob es da ein problem
zwischen dem Board und dem Fertigungsprozess der Leiterplatte gibt.

Autor: Μαtthias W. (matthias) Benutzerseite
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Hi

"Its not a bug. Its a feature" :-)
Das was du als Unterbrechungen bezeichnest sind Thermals. Die Trennen
ein Pad von der Polygonfläche durch schmale Schlitze. Diese verbesseren
die (Hand)lötfähigkeit der Platine deutlich. Wenn du das nicht willst
mußt du mittels "Change" die Thermals auf "Off" stellen. Dann wird
das Polygon vollflächig an das Pad angeschlossen.

Matthias

Autor: PeterL (Gast)
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und noch was, die Thermals werden mit der Wirestärke gezeichnet, mit der
das Polygon erstellt wurde
wenn du also dein Polygon mit z. B. 0,1mm erstellst (um überall
durchzukommen)werden auch unter anderem Anschlussklemmen usw. mit 3 bis
4 x 0,1mm angeschlossen, bei höheren Ströben hat es bei mir schon
mal Plasmabildung gegeben ;-)
also bei Anwendungen mit höheren Strömen immer Thermal OFF oder
Wirestärke fürs Plygon erhöhen !

Peter

Autor: Ronny Schulz (Gast)
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Vielen Dank an die schlauen Leute. Das hätte ich nicht wirklich gedacht.
Macht es denn Sinn, diese Unterbrechungen in der Kühlfläche drin zu
lassen oder die lieber gefüllt darzustellen, wenn da eben nicht zu
große Ströme fließen?

@PeterL:
Ist ja interessant. Aber dann muss die Stromaufnahme ja schon recht
immens gewesen sein. Denn auch so ist ja die Fläche noch recht groß.
Also war wohl eher ein Kurzschluss?

Autor: PeterL (Gast)
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@Ronny Schulz

"Also war wohl eher ein Kurzschluss?"...also so nennt man das ;-)

bei Anwendungen mit Netzspannung fliessen schon mal 1000A irgendwo
drüber (Kurzschlussfall), dann ist mir lieber die Sicherung löst vor
der Leiterplatte aus
Thermals sind da um beim (Hand)Löten nicht die ganze Wärme abzuleiten

Peter

Autor: Ronny Schulz (Gast)
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Ich glaube jetzt verstehe ich, was ihr meint. Ich denke wir haben die
ganze Zeit aneinander vorbeigeredet. Mir ist durchaus klar, dass
zwischen dem FET und der Kühlfläche eine Unterbrechung besteht und
diese eben als Thermal bezeichnet wird. Eben wegen des lötens.

Das generelle Problem ist, dass die gesamte Kühlfläche Unterbrechungen
aufweist, die im board-file nicht zu sehen sind, sondern nur auf der
fertigen Leiterplatte (siehe oben).

Ich hoffe ich habe jetzt rübergebracht, was ich meine.

Autor: PeterL (Gast)
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also ich sehe da keinen Unterschied zwischen brd und Leiterplatte,
schreib bitte bei welchem Bauteil der Fehler zu finden ist

eine  weitere Polygoneinstellung ist solid oder hatch,
wobei solid gefüllt und hatch gerastert bedeutet, zweiteres
verhindert das Aufwellen der Lötstopmaske (war früher jedenfalls so)

peter

Autor: Ronny Schulz (Gast)
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Hier nochmal ein kleines genaueres Bild. Dort ist es besser zu sehen.
Die Kühlfläche neben dem FET.

Autor: Μαtthias W. (matthias) Benutzerseite
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Hi

da ist wohl tatsächlich beim Konvertieren von Datenformaten irgendwas
schiefgelaufen. Sowas hab ich noch nie gesehen.

Matthias

Autor: PeterL (Gast)
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es gibt da irgendwas mit SET Fill ...,
werde daraus aber nicht schlau, bzw funktioniert bei mir nicht

eagle Help:
Fill legt die Art fest, wie Wires und Rectangles in einem bestimmten
Layer gefüllt werden sollen. Auch dieser Parameter kann durch die am
Anfang der Zeile stehende Zahl ersetzt werden:

Peter

Autor: Jens D. (jens) Benutzerseite
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Kleiner tipp nebenbei..

ich habe oft das problem, dass es nicht komplett gefuellt aussieht (je
nach zoom faktor) und bei der fertigung ist alles so, wie es sein
soll..

was mich wundert ist, dass es keine kästchen sind, sondern
durchgezogene linien..

bei kästchen liegt es daran, dass der PITCH groesser ist, als die
Leiterbahn..

am besten gibst du erst mal gerber files aus, welche di mit einem
gerber viewer dir anschaust, um fehler zu finden.

evtl reicht auch ein ausdrucken des layouts vor der fertigung

gruss

Autor: Ronny Schulz (Gast)
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Ich habe die brd-Datei von Eagle direkt zur Fertigung geschickt.

Und als EPS habe ich es mal über den CAM-Prozessor laufen lassen. Wenn
ich es dann mit einem Vector-Programm öffne, dann sieht die Fläche
nicht schwarz, sondern eher grau aus, weil auch da leichte
Unterbrechungen sind, was wohl eben daran liegen muss, dass so ein
Polygon aus vielen einzelnen kleinen Bereichen besteht. Aber das darf
natürlich in der Fertigung nicht so aussehen.

So richtig weiss ich noch immer nicht, was ich da machen soll jetzt.

Autor: Jens D. (jens) Benutzerseite
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was hat dein polygon denn fuer einstellungen??

(Grid / Trace wide) ??

Autor: Platinendängler (Gast)
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Eventuell ist "width" des Polygons ungünstig eingestellt ?

Sind die Pins des ATMega einzeln handgelötet ? (sieht so aus :-)
Tip: Ne ordentliche "Lötzinwurst" über jeweils ne komplette Seite
drüberziehen (darauf achten dass genug Flussmittel mit reinkommt) und
dann mal kurz Entlötlitze dranhalten. Geht sehr schnell so.

Hans

Autor: Ronny Schulz (Gast)
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@Jens:
Also diese Parameter sehe ich da nicht. Aber folgende:
pour = solid, spacing = 50, isolate = 0, thermals = on, orphans = off,
rank = 1

@Platinendängler:
Ja die Pins sind einzeln handgelötet. :) Na ich mach das lieber so. Ich
will da nicht so rumbraten am Chip. Vor allem merke ich dann gleich,
wenn ich eine Lötbrücke ziehe. Und so lange dauern 64 Pins ja nicht. ;)

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