Designflow ISE, EDK, SDK

[User (Gast)]

Hi. Ich habe eine Frage zum Design-Flow mit Xilinx EDK,SDK,ISE. So bin 
ich vorgegangen:

1. ISE-Projekt anlegen -> main.vhd
2. EDK-Projekt anlegen -> system.xmp
3. SDK-Projekt in EDK einbinden.
   -> Simulation aus EDK heraus mit ISim funktioniert.
      (Button "Generate HDL Files, anschließend Button "Launch 
Simulator")
   -> In der Simulation wird der auf dem MicroBlaze implementierte 
C-Code
      berücksichtigt. (Ich sehe z.B. die Ausgabe von "Hello World" über 
die
      TX-Leitung)
   -> Dowonload des Bit-Files aus EDK heraus funktioniert ("Hello World"
      wird über UART ausgegeben.)
4. Einbinden des in EDK erstellten "Cores" in ISE (-> gemäß
   http://www.youtube.com/watch?v=R5wZ89BcBPo funktioniert).
5. Bit-File (Top-Level") wird erzeugt und lässt sich mit iMPACT auf die
   Hardware laden. "Hello World" wird wieder erfolgreich ausgegeben.
5. Erstellen einer TestBench aus ISE heraus. -> Hier wird das Signal 
"TX"
   nicht belegt. Es erscheint "Undefiniert". Eine UART-Ausgabe wie zuvor
   in Schritt 3. ist simulativ nicht zu sehen.
   Ist der grund dafür, dass der Compiler der in EDK/SDK erzeugten Block
   schon umgesetzt hat? In EDK habe ich ja zuvor das C-File angegeben
   (elf-Datei).

Nun möchte ich noch Änderungen am C-Code in SDK vornehmen. Dazu habe ich 
nun versucht die Simulation wie in Schritt 3 aus EDK heraus zu starten. 
Jetzt wird jedoch die Meldung ausgegeben, dass dieses nur für "top level 
designs" möglich sei. (also werde ich auf Schritt 5 verwiesen; hier ist 
aber keine Gesamtsimulation mit dem C-Code möglich?!)